EDA-8位十六进制频率计设计.docx

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1、课程名称（中文）EDA技术实用教程成绩姓名班级学号日期2011-06-048位十六进制频率计设计引 言ED (Electronic Design Automation)即电子设计自动化。EDA技术指的是以计算机硬件和系统软件为基本工作平台，以大规模可编程逻辑器件为设计载体,以硬件描述语言为系统设计的主要表达方式，自动完成集成电子系统设计的一门新技术。EDA旨在帮助电子设计工程师在计算机上完成电路的各种设计，使得硬件设计如同软件设计一样方便快捷，为数字系统设计带来了极大的灵活性。与早期的电子QD软件相比，EDA软件的自动化程度更高，功能更完善，运行速度更快，而且操作界面友好，有良好的数据开放性、

2、互换性和兼容性。因此，EDA技术很快在世界各地的电子电路设计领域得到了广泛应用，并已成为新一代电子技术发展的重要方向。现代EDA技术的基本特征是采用高级语言描述，具有系统级仿真和综合能力。以VHDL语言为代表的硬件描述语言是各种描述方法中最能体现ED优越性的描述方法，并于1984年被IEEE确定为标准化的硬件描述语言。它有强大的行为描述能力和多层次的仿真模拟，程序结构规范，VHDL综合器性能日益完善，设计效率较高。本文利用VHDL语言和相应器件设计数字频率计，并利用MAX+plus II对VHDL的源设计进行编译、优化、逻辑综合，进行波形仿真。一、设计任务和要求1 .实验目的：设计8位十六进制

3、频率计，学习较复杂的数字系统设计方法。2 .设计要求是：FTCTRL的计数使能信号CNT_EN能产生一个1S脉宽的周期信号，并对频率计中的32位二进制计数器COUNTER32B的ENABL使能端进行同步控制。当CNT_EN高电平时允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前一秒钟的计数值锁存进锁存器REG32B中，并由外部的十六进制7段译码器译出，显示计数值。设置锁存器的好处是数据显示稳定，不会由于周期性的清零信号而不断闪烁。锁存信号后，必须有一清零信号RST/NT对计数器进行清零，为下一秒的计数操作做准备。二、设计内容用E

4、DA技术设计并实现8位十六纸频率计三、设计原理原理：根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1S的输入信号脉冲计数允许的信号：1S计数结束后，计数值被锁入锁存器，计数器清零，为下一测频计数周期做好准备。测频控制信号可以由一个独立的发生器来产生，即下图中的FTCTRL。UII、各功能模块1、测频控制电路测频控制信号发生器产生测量频率的控制时序，是设计频率计的关键。如果时钟信号取1HZ, 2分频后可以得到一个脉宽为1S的时钟信号，用来作为计数闸门信号。当时钟信号为高电平时允许计数，由高电平变为低电平时，应产生一个锁存信号，将计数值保存起来。锁存数据后，还要在下次时钟信号上

5、升沿到来之前产生清零信号，将计数器清零，为下次计数做准备。程序如下：LIBRARY IEEE;USE IEEE.STD LOGIC 1164.ALL;USE IEEE.STD LOGIC UNSIGNED.ALL;ENTITY FTCTRL ISPORT(CLKK:IN STD_LOGIC;RST CNTOUT STD LOGIC;LOAD:OUT STD_LOGIC);END FTCTRL;ARCHITECTURE behav OF FTCTRL ISSIGNAL Div2CLK:STD LOGIC;BEGINPROCESS(CLKK)BEGINIF CLKK,EVENT AND CLKK=

6、TTHENDiv2CLK=NOT Div2CLK;END IF;END PROCESS;PROCESS(CLKK,Div2CLK)BEGINIF CLKK=,0,AND Div2CLK=,0,THEN RST CNT=T;ELSE RST CNT=,0END IF;END PROCESS;Load=NOT Div2CLK;CNT EN=Div2CLK;END behav;仿真结果：Al 12、32位锁存器当锁存信号的上升沿到来时，将计数器的计数值锁存，并由外部的十六进制7段译码器译出，显示计数值。设置锁存器的好外是数据显示稳定，不会由于周期性的清零信号而不断闪烁。锁存信号后，必须有一清零信号对

7、计数器进行清零,为下一秒的计数操作做准备。锁存器的位数应跟计数器完全一样。程序如下：LIBRARY IEEE;USE IEEE.STD LOGIC 1164.ALL;ENTITY REG32B ISPORT( LK:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR(31 DOWNTO 0);DOUT:OUT STD_LOG1C_VECTOR(31 DOWNTO 0);END REG32B;ARCHITECTURE behav OF REG32B ISBEGINPROCESS(LK,DIN)BEGINIF LK,EVENT AND LK=,THEN DOUT=DIN;EN

8、D IF;END PROCESS;END behav;仿真结果:计数器以待测信号作为时钟，在清零信号到来时，异步清零。当计数使能信号CNT_EN高电平时允许计数，低电平时停止计数，并保持其所计的脉冲数。程序如下：LIBRARY IEEE;USE IEEE.STD LOGIC 1164.ALL;USE IEEE.STD LOGIC UNSIGNED.ALL;ENTITY COUNTER32B ISPORT(FIN:IN STD_LOGIC;CLR:IN STD LOGIC;ENABL:IN STD LOGIC;DOUT:OUT STD_LOG1C_VECTOR(31 DOWNTO 0);END

9、COUNTER32B;ARCHITECTURE behav OF COUNTER32B ISSIGNAL CQI:STD_LOGIC_VECTOR(31 DOWNTO 0);BEGINPROCESS(FIN,CLR,ENABL)BEGINIF CLR=,THEN CQI,0,)iELSIF FIN,EVENT AND FIN=THENIF ENABL=,THEN CQI=CQI+1;END IF;END IF;END PROCESS;DOUT=CQI;END behav;仿真结果：五、总体电路图图为8位十六进制频率计的原理图FREQTEST仿真结果:inst六、设计心得通过本次设计，我学会了很

10、多。由于以前没接触过这方面的软件，还是英文版的，刚开始用时感觉很吃力，虽然有理论，但是实践和理论还是有很大差距的,到真正用时才发现光有理论是不行的，必须在不断的实践中才能发现自己哪里学的不好，只有不断重复的练习才能知道用法。刚开始在保存项目时，那个名字我是随便起的，到编译时总发现有一个错误，试了好几次还是那一个错误，就是不知道哪里错了，我问了同学才知道原来那个名字要跟程序里的实体名字一样，改了名字后编译成功了。波形仿真时，要注意各引脚的周期设置，要设置合理，要不然仿真出来的波形图可能不太明确。使用过EDA软件后才发现其功能的强大，以及使用的方便，学习起来也比较容易，但是更深入的学习可能就会比较

11、困难了，基本应用就够设计一些简单的项目了。在此次的课程设计中，通过一个学期的学习，使我对EDA有了较深的了解，在此我要感谢指导老师李响，是他让我学会了使用EDA软件。尽管在学习中遇到了较大的阻力，但是在查阅资料和老师的帮助下，使我逐步提高，并能够独立的完成此次的作业。收获较大。七 结束语本次课程设计是8为十六进制的频率计，设计主要用到了多种芯片，程序也比较麻烦，同时也遇到了不少的困难，尤其是关于模块的设计实现。通过本次设计，我系统的了解了实现始终设计流程，尤其是硬软件的设计方法，掌握了键盘显示电路的一般原理，也进一步掌握了 32位锁存器的使用和终端处理器程序的编程方法。锻炼了实践动手能力，提高了分析问题的能力，达到了设计的要求。参考文献潘松黄继业编著EDA技术实用教程科学出版社，2009