集成电路制造工艺——应变硅技术.docx

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1、集成电路制造工艺应变硅技术目录1 .前言12 .应变硅23 .局部应力工艺34 .源漏嵌入SiC应变技术55 .源漏嵌入SiGe应变技术56 .应力记忆技术67 .接触刻蚀阻挡层应变技术78 .应力效应提升技术79 .去除虚拟栅电极710 .应变硅工艺技术口810.1.应变硅技术概况810.2.基础概念910.3.源漏嵌入SiC应变技术910.4.源漏区嵌入SiGe应变技术1110.5.接触刻蚀阻挡层应变技术1211.应力邻近技术13参考资料141 .前言传统的CMOS技术通过工艺微缩来提供更好的器件性能和更高的元件密度，从而在更低的成本下获得更好的系统性能。然而，随着工艺的不断微缩，传统的金

2、属氧化物半导体场效应晶体管结构正受到一些基本要求的限制，它所要求的更薄栅氧化物和更高的沟道掺杂会使得器件产生高漏电和低性能。所以，需要通过新技术与迁移速率提升工艺来维持CMOS器件的微缩路线图。随着CMOS集成电路工艺制程技术特征尺寸不断缩小到90nm及以下时，短沟道效应不断加强，传统的做法是依靠提高器件沟道的掺杂浓度和减小栅氧化层厚度，来达到减小源漏与衬底之间的耗尽层和提高栅控能力，从而达到改善短沟道效应的目的。但是高掺杂的沟道会增大库伦散射【2】，提高栅控能力会形成强电场导致界面散射增强，从而导致载流子迁移率下降，降低了器件的速度，所以单纯依靠几何尺寸上的缩小已经几乎不能改善器件的性能，需

3、要利用应变硅技术来改善器件的载流子迁移率，以补偿高掺杂引起的库伦散射和强电场引起的界面散射，从而提高器件的速度。2 .应变硅网应变硅技术是指在利用工艺过程中不同材料晶格常数失配或材料热膨胀差异产生的应力使硅原子发生应变的技术。根据应变的不同，应变硅可以分为压应变硅（硅原子间距收缩）和张应变硅（硅原子间距扩张）两种。压应变所产生的应力称为压应力或压缩应力，张应变所产生的应力称为张应力或拉伸应力。在先进集成电路工艺中，引入应变硅技术的主要目的是通过提高载流子迁移率来增大场效应晶体管驱动电流。由于晶格结构的变化，应变硅的能带结构会发生改变，因此通过引入适当的应变，可以减小载流子的有效质量，降低载流子

4、传输过程的散射概率，从而提高载流子的迁移率，这是应变硅能够提升器件性能的机理。在IC芯片制造工艺中，采用的主流应变技术有全局应变和局域应变两大类。全局应变是指利用器件薄层材料和晶片之间的自然晶格常数失配，在整个器件薄层材料内产生相对一致的应变。局域应变是指在器件表面局部区域引入应力，通过局部区域作用到MOS器件沟道。局域应变作用的效果与器件结构密切相关，而应力临近度（即局域应力层临近器件沟道的距离）是一个重要的指标。在错硅衬底上外延生长硅薄层是常见的全局应变工艺，较大的错硅晶格常数将使硅薄层的晶格常数大于原始值，从而在硅层内形成张应变，其应力大小主要由硅薄层厚度与错硅虚衬底中错的含量决定。与全

5、局应变不同，局域应变主要通过在芯片制造工艺中局部引入应力来实现，如在器件源漏区选择性外延错硅外延等，其产生的应力不仅与错的浓度相关，而且与器件的结构（尤其是外延层对沟道的临近度）有密切关系。另外，由于应力还受到栅侧墙介质、浅槽隔离介质、硅化物或绝缘夹层的影响，虽然研究结果表明电子的迁移率在应变硅材料中可以提升70%,但是制成器件后实测的改善效果却小于理想结果。由此可见，器件结构和工艺流程因素限制了器件性能的提升。根据应变的作用方向差异，应变还可以分为双轴应变（BiaXiaIStrain,在晶片表面的X和y两个方向上形成相对一致的应力）和单轴应变（Uniaxia1Strain,在晶片表面主要沿单

6、一方向的应变针对CMOS应用的研究结果表明，沿沟道方向的张应力有利于提升电子迁移率，故用于n-MOS器件；而沿沟道方向的压应力有助于提升空穴迁移率，故用于P-MOS器件。集成电路发展到90nmn节点以后,开始在MOSFET器件中使用应变硅技术，早期引入的应变硅技术包括针对P-MOS器件的错硅源漏外延技术和针对n-MOS器件的应力层技术。错硅源漏外延技术是指在P-MOS器件的源漏区域选择性外延生长原位掺杂的错硅，利用错硅晶格常数高于硅，在器件沟道区产生压应变。采用应力层技术可以生长一层应力层介质材料，通过热作用等在器件沟道区产生应变，如应力记忆技术(StressMemorizationTechn

7、ique,SMT)和接触孑1亥IJ蚀停止层(ContaCtEtchStop1ayer,CES1)技术。根据工艺的不同，应力层技术可以产生张应变和压应变，目前最常用的是n-MOS器件的张应变层。此外，还可以引入双应力层(Dua1Stress1iner,DS1)在P-MOS和n-MOS器件上分别实现压应变和张应变，但其集成难度大，较少用于实际工艺中。对于nMOS器件而言，还可以在源漏选择性外延碳化硅层或极高磷掺杂浓度的Si：P层，产生沿沟道方向的张应变。3 .局部应力工艺应用于单晶硅上的机械应力将会改变原子内部的晶格间距，相应地改变了电子能带结构和密度，从而改变载流子的迁移率。载流子的迁移率为：=

8、qm通过降低有效质量或散射速率来改变应变的方法可以提高载流子的迁移率。电子迁移率的提高可以通过上述两个方法，而空穴迁移率的提高只能通过降低有效质量的方法，因为能带弯曲在当前的应力水平下起到显著作用。迁移率()和载流子的速度(U)与作用于上面的外界电场(E)直接相关，即：u=E由此可见，增加载流子的迁移率可以增加它的速度，从而直接增加器件的驱动电流。应力对器件的驱动电流的影响与单晶硅基体的沟道方向有密切关系。图1沟道晶向和应力类型对于CMOS器件驱动电流的影响当拉应力作用于VII0和V100晶向沟道上时，NMOS器件的驱动电流都会随应力增加而增加。而压应力作用于其上时，它的驱动电流会随应力增加而

9、减少。PMoS器件的行为和NMOS器件是不同的，不管是拉应力还是压应力，几乎不会影响V1O0沟道的PMOS器件驱动电流。为了获得应变工程的好处，PMOS器件需要做在v11沟道上。作用于v11沟道上的压应力正比于PMoS器件的驱动电流的大小；而拉应力则反之，越大的拉应力获得的驱动电流越小。需要指出的是，没有受到应变作用的PMOS器件在VIo0沟道上的驱动电流大于V110沟道，这就是为什么有些公司在90nm和65nm工艺中PMOS没有使用应变硅迁移率提升技术的时候，采用100晶向的单晶硅(IoO)晶面衬底的原因。应变硅技术是指通过应变材料产生应力，并把应力引向器件的沟道，改变沟道中硅材料的导带或者

10、价带的能带结构，可以通过合理的器件设计来获得合适的应力方向从而减小能带谷内、谷间散射概率以及载流子(电子和空穴)沟道方向上的有效质量，达到增强载流子迁移率和提高器件速度的目的，通过应用应变硅技术制造集成电路的工艺称为应变硅工艺制程技术。目前业界通用的应变硅工艺制程技术包括四种：第一种是源漏嵌入SiC应变技术；第二种是源漏嵌入SiGe应变技术；第三种是应力记忆应变技术；第四种是接触刻蚀阻挡层应变技术o当然还有很多种应力提升技术。晶格常数SiCSi-C晶格失配5.431A3.57A34.27%晶格常数SiGeSi-Ge晶格失配5.431A5.653A409囹J乎李剑4 .源漏嵌入SiC应变技术源漏

11、区嵌入SiC应变技术被广泛用于提高90nm及以下工艺制程NMOS的速度，它是通过外延生长技术在源漏嵌入SiC应变材料，利用硅和碳晶格常数不同，从而对沟道和衬底硅产生应力，改变硅导带的能带结构，从而降低电子的电导有效质量和散射概率。硅的晶格常数是5.431A,碳的晶格常数是3.57A,硅与碳的不匹配率是34.27%,从而使得SiC的晶格常数小于纯硅，并且碳的晶格常数远小于硅的晶格常数，SiC只需很少的碳原子就可得到很高的应力。下图所示为在硅衬底上外延生长SiC应变材料外延。SiC会对横向的沟道产生张应力，从而使沟道的晶格发生形变，晶格变大。图2在硅衬底上外延生长SiC应变材料外延（CoPy自温德

12、通集成电路制造工艺与工程应用一书5 .源漏嵌入SiGe应变技术与通过源漏嵌入SiC应变材料来提高NMOS的速度类似，通过源漏嵌入SiGe应变材料可以提高PMoS的速度。源漏嵌入SiGe应变技术被广泛用于提高90nm及以下工艺制程PMOS的速度。它是通过外延生长技术在源漏嵌入SiGe应变材料，利用钙和硅晶格常数不同，从而对衬底硅产生应力，改变硅价带的能带结构，降低空穴的电导有效质量。硅的晶格常数是5.431A,倍的晶格常数是5.653A,硅与错的不匹配率是4.09%,从而使得SiGe的晶格常数大于纯硅。下图所示为在硅衬底上外延生长SiGe应变材料外延。SiGe应变材料会对横向的沟道产生压应力，从

13、而使沟道的晶格发生形变，晶格变小。图3在硅衬底上外延生长SiGe应变材料外延(COPy自温德通集成电路制造工艺与工程应用一书在PMOS的源漏嵌入SiGe应变材料，PMOS的沟道制造在110方向上，SiGe应变材料会在该方向产生单轴的压应力，该压应力可以使价带能带发生分裂，重空穴带离开价带顶，轻空穴带占据价带顶，从而减小沟道方向的空穴的电导有效质量，最终源漏嵌入SiGe应变材料可以有效地提高PMOS的速度。6 .应力记忆技术应力记忆技术(StreSSMemorizationTechnique,SMT),是一种利用覆盖层Si3N4单轴张应力提高90nm及以下工艺制程中NMOS速度的应变硅技术旬。淀

14、积覆盖层Si3N4薄膜后，通过高温退火把应力传递给源漏和栅极，再通过它们把应力传递到沟道，同时应力会被它们记忆，然后通常酸槽去除应力覆盖层Si3N4薄膜，完成工艺制程后器件表面不会再有覆盖层Si3N4薄膜。研究表明SMT的单轴张应力在提高NMOS速度的同时会降低PMOS的速度。为了避免SMT影响PMOS的速度，在淀积覆盖层Si3N4后，额外增加一次光刻和刻蚀去除PMOS区域的覆盖层Si3N4,再进行高温退火向。SMT是在完成侧墙和源漏离子注入后，通过PECVD淀积一层高应力的覆盖层Si3N4,然后通过一次光刻和干法刻蚀的工艺去除PMOS区域的覆盖层Si3N4,再通过高温退火过程。在SMT中，高

15、温退火过程是关键，因为纳米级别的器件对热量的预算是非常敏感的，所以高温退火工艺必须采用工艺时间非常短，并且能精确控制工艺时间的快速热退火技术或者毫秒退火技术。高温退火后，再利用磷酸将Si3N4全部去除。7 .接触刻蚀阻挡层应变技术SMT仅仅是用来提高NMoS的速度，当工艺技术发展到45nm以下时，半导体业界迫切需要另一种表面薄膜层应力技术来提升PMOS的速度。在SMT技术的基础上开发出的接触刻蚀阻挡层应变技术(COntaCtEtChStOP1ayer,CES1),它是利用Si3N4产生单轴张应力来提升NMOS速度和单轴压应力来提升110晶向上PMOS速度的应变技术。该应变技术仅适用于45nm及其以下工艺的短沟道器件，长沟道几乎不会获得好处。8 .应力效应提升技术应力效应不仅可以用来提高NMoS器件性能，而且也可以用来提高PMOS器件性能。除此之外，还有许多报道使用应力效应提升技术来更进一步地提高器件性能的方法。本节将介绍应力效应提升技术中的两个：1)一个是通过去除虚拟栅电极的方法来提高嵌入式铭化硅所产生的压应力；2)另一个方法是通过部分去除侧墙以使得双极应力刻蚀阻挡层薄膜更加接近沟道，从而提高应力效果。9 .去除虚拟栅电极在一个具有嵌入式倍化硅的PMOS器件中，如果它的栅电极采用大马士革结构方式制造的话，通过去除该虚拟栅电极的方法，沟道