Verilog基本电路设计指导书有很多例子.docx

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1、深圳市华为技术有限公司研究管理部文档中心文档编号版本密级1.0内部公开资源类别：HD1语言共5。贝VeriIog基本电路设计指导书（仅供内部使用）拟制：VeriIOgGroup批准：批准：日期:日期:日期:2000/04/04yyyy/mm/ddyyyy/mm/dd深圳市华限公司版权所有不得复制修订记录日期修订版本描述作者2000/04/041.00初稿完成Veri1ogGroup2001/02/2811修订，主要增加三态和一些电路图苏文彪目录1前言52典型电路的设计521全加器的设计62数据通路62 四选一的多路选择器63 译码器74 优先编码器83计数器9骞算术操作102逻辑操作10心移位

2、操作1127时序器件121 上升沿触发的触发器122 带异步复位、上升沿触发的触发器123 带异步置位、上升沿触发的触发器134 带异步复位和置位、上升沿触发的触5 器146 带同步复位、上升沿触发的触发器157 带同步置位、上升沿触发的触发器168 带异步复位和时钟使能、上升沿触发9 触发器1610 D-1atcK锁存器）17XA1U18多有限状态机（FSM）的设计202.9.概述202One-Ko辎239Bina编码262.10三态总线30三态buffer30双向I/Obuffer313常用电路设计313CRC校验码产生器的设计313.1. 概述313.1.2 CRC校验码产生器的分析与硬

3、件实现323.1.3 并行CRC-16校验码产生器的Veri1ogHD1编码333.1.4 串行CRC-16校验码产生器的Veri1ogHD1编码352随机数产生电路设计373.2. 概述37绝密-Veri1o悬本电路设计指导书请输入文档编号3.2.2伪随机序列发生器的硬件实现373.2.3逆随机序列发生器的Veri1ogHD1编码38岁双端口RAM仿真模型40即同步FIFO的设计413功能描述413设计代码413.5异步FIFo设计4435概述443.5般计代码44Veri1O悬本电路设计指导书VeriIog基本电路设计指导书关键词：电路、摘要：本文列举了大量的基本电路的Verik）gHD1

4、代码，使初学者能够迅速熟悉基本的HD1建模；同时也列举了一些常用电路的代码，作为设计者的指导。缩略语清单：对本文所用缗略语进行说明，要求提供每个维略语的英文全名和中文解释。参考资料清单：请在表格中罗列本文档所引用的有关参考文献名称、作者、标题、编号、发布日期和出版单位等基本信息。参考负料清单名梆作者编号发布日期直阅地点或渠道不为出版单位（若本公司发布的文献，请填写此列）ACte1HD1cc1ingSty1eGuideNovember1997J【档室AeteI公司1前言当前业界的硬件描述语言中主要有VHD1和Veri1OgHD1公司根据本身ASIC设计现有的特点、现状,主推Veri1ogHD1语

5、言，逐渐淡化VHD1语言，从而统一公司的ASIC/FPGA设计平台,简化流程。为使新员工在上岗培训中能迅速掌握AS1aFPGA设计的基本技能，中研基础部ASIC设计中心开发了一系列的培训教材。该套HD1语言培训系列包括如下教程：Veri1ogHD1入门教程Veri1ogHD1代码书写规范Veri1o聂本电路设计指导书TestBench编码技术系列教材完成得较匆忙，本身尚有许多不完善的地方，同时，可能还需要其他知识方面的培训但没有形成培训教材，希望大家在培训过程中，多提宝贵意见，以便我们对它进行修改和完善2典型电路的设计在本章节中，主要讲述触发器、锁存器、多路选择器、解码器、编码器、饱和酢饱和计

6、数器、FSM等常用基本电路的设计O如果你是初学者，我们建议你从典型电路学起，如果你已经非常瀛电路设计，我彳门建议你从第3章看起。21全加器的设计/*Fi1enameAuthorfu11add.vVeri1og-gruopDescriptionRevisionExamp1eofaone-bitfu11add.200229CompanyVcri1og_group*/modu1eFU11ADDR(Cout,Sum,Ain,Bin,Cin);inputAin,Bin,Cin;Sum,outputCout;wireSum;Cout;wireSum=AinBinCin;assignCout=(Ain&Bi

7、n)(Bin&Cin)(Ain&Cin);assignendmodu1e22数据通路2 四选一的多路选择器用CaSe语句实现的多路选择器，一般要求选择信号之间是相关的；CaSe的多路选择器一般是并行的操作，但有些工具也可能综合成优先级的译码器除非加一些控制参数。/*宰*Fi1enameAuthormux.vVeri1og_gruopExamp1eofamux4-1.DescriptionRevisionCompany2000/02/29Veri1og_groupmodu1eMUX(C,D,E,F,S,Mux_out);/input/se1ectcontro1inputC,D,E,F;input

8、(1:0S;outputMux_out;/resu1tregMux_out;/muxaIways()(CorDorEorForS)begincase(S)2b00:Mux-out=C;2,b01:Mux_out=D;2b1O:Mux_out=E;defau1t:Mux-out-F;endcaseendendmodu1e以上代码实现的功能如下所示:Muxout译码器acasestatementDFMUX因为译码信号之间是相关的，因此，释码器要W2语句实现U/*宰*Fi1enamedecode.vAuthorVeri1og_gruopDescriptionExamp1eofa3-8decoder.

9、Revision:2000/02/29CompanyVcri1og_group、*：modu1eDECODE(Ain,En,Yout);inputEn;/enab1einput2:0Ain;/inputcodeoutput7:0Yout;reg7:0Yout;a1ways(2)(EnorAin)beginif(!En)Yout=8b0;casee1se(Ain)3,b000:Yout=8b0000.0001;3b(X)1:Yout=8b0000.0010;3,b010:Yout=8,b0000.0100;3,b011:Yout=8,b(X)00.1000;3,b1OO:Yout=8,b0001

10、-0000;3,b101:Yout=8bOOIO_OOOO;3,b110:Yout=8bO1OO_OOOO;3,b111:Yout=8b1000.0000;defau1t:Yout=8b0000-0000;endcaseendendnodu1e3 优先编码器*Fi1enameAuthorDescriptionRevisionPrio-encoder.vVeri1og_gruopExamp1eofaPriorityEncoder.2000/02/29VeriIo夏本电路设计指导书Company:Veri1og_group、*/modu1ePRIO_ENCODER(Cin,Din,Ein,Fin,

11、Sin,Pout);inputCin,Din,Ein,Fin;input1：0Sin;outputPout;regPout;/inputsigna1s/inputse1ectcontro1/outputse1ectresu1t/Poutassignmenta1ways(SinorCinorDinorEinorFin)beginif(Sin=2,b00)Pout=Cin;e1seif(Sin=2,b01)Pout=Din;e1seif(Sin=2,b10)Pout=Ein;e1sePout=Fin;endendmodu1e以上代码实现的功能如下图：23计数器/*Fi1enameAuthorcou

12、nt_en.vVeri1og_gruopDescription:Examp1eofacounterwithenab1e.2000/02/29Revision:Veri1og-groupCompany:*:*J*I*;*J*;modu1eCOUNT_EN(En,C1ock.Reset.Out):parameterWidth=8;parameterU_D1Y=1;inpu1C1ock,Reset,En;Out;outputWidth-1:0regWidth-1:0Out;a1ways(posedgeC1ockornegedgeReset)if(!Reset)Out=8b0;e1seif(En)Out=#U_D1YOut+1;endmodu1e24算术操作/*