四川大学计算机组成和体系结构.docx

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1、四川大学计算机组成和体系结构 硬件软件等效性：一切硬件可以实现的软件也可以实现反之亦然 计算机3个组成部分：处理器，储存器，IO设备 系统总线是计算机内部各部分间的一组电学连线，用来在系统内部传递数据和指令. Cpu:中央处理器负责提取程序指令，并对指令进行译码，然后按程序规定的顺序对正确的数据执行各种操作 A1U算术逻辑单元：在程序执行过程中用于进行逻辑运算和算术匹算 摩尔法则：硅芯片的密度每十八个月翻一番。 SSI小规模集成电路MSI中规模集成电路1SI大规模集成电路VSI超大规模集成电路 冯诺依曼主要结构：中央处理器，控制单元，算术逻辑单元，寄存器，程序计数器，I。设备，主存；具有执行顺

2、序指令的处理能力；在主存储器系统和CPU的控制单元之间，包含一条物理上的或者是逻辑上的单一通道，可以强制改变指令和执行的周期。 CUP可以分成两部分：数据通道和控制单元。 控制单元：该模块负责对各种操作进行排序并保证各种正确的数据适时出现在所需的地方 总线：一组导电线路的组合，作为共享和公用的数据通道将系统内的各个子系统连接到一起（点对点，多点） 总线包括数据总线，地址总线，控制总线和电源线。 数据总线：用于数据传递的总线；控制总线：指示哪个设备允许使用总线，以及使用总线的目的，也传递有关总线请求，中断和时钟同步信号的响应信号。地址总线：指出数据读写的位置。 同步SynChronoUS总线：事

3、件发生的顺序由时钟脉冲来控制 异步总线：负责协调计算机的各种操作，用握手协议来强制实现与计算机其他操作同步 总线仲裁：菊花链仲裁方式Daisychain缺乏公平 集中式平行仲裁方式centra1ized瓶颈效应 采用自选择的分配式仲裁方式se1f-detetection 采用冲突检测的分配式仲裁方式：以太网用这种 总线周期：完成总线信息传送所需的时钟脉冲间的时间间隔 时钟周期：定义为时钟频率的倒数，时钟周期是计算机中最基本的最小的时间单位，一个时钟周期内，CPU仅完成一个最基本的动作。（量度系统指令的性能） 中断：改变系统正常执行流程的各种事件 中断类型：屏蔽中断：可以禁止或忽略；非屏蔽中断：

4、高优先级别中断，不能被禁止，必须响应。（还有同步中断，异步中断） 中断驱动IO如何工作;CPU识别一个中断请求时,确认中断服务地址，并且执行这一中断服务的程序。Cpu从原来的程序转去执行某个特定的程序进程处理中断，进行取指译码执行周期，直到中断程序编码运行完毕。Cpu在返回之前运行的程序 通道控制的I/O与中断控制的I/O有什么不同：中断控制的I/O每次传输一个字节,而通道控制的I/O只是在一组字节的传输完成或者失败后才会中断CPU.而且中断控制的I/O只需要很少的CPU RISC:多寄存器组，每条指令允许3个寄存器操作数,用片上寄存器窗口执行参数传递，单周期指令，硬件连线控制，高度流水线，固

5、定长度指令，使用编译器解决复杂性问题，寻址方式少 CISC:单寄存器，每条指令允许一个或者2个，低效率片，多周期，微程序控制，低度流水线，可变长度指令，利用微代码解决复杂问题，多寻址方式 MARIE包括存储器（存储程序和数据）和CPU（A1U和寄存器组成）。 AC:累加器，保存数据值； MAR:储存器地址寄存器，保存被引用数据的存储器地址 MBR:存储器缓冲寄存器，用来保持程序将要执行的下一条指令 PC:程序计数器，用来保持程序将要执行的下一条指令的地址 IR:指令寄存器，用来保持将要执行的下一条指令 1oad1;Store2;Add3;Subt4;Input5;Output6;Skipcon

6、d8（有条件的跳过下一条指令）; 扩展操作码：设计一个指令总长度固定的指令系统体系结构 CPU三种不同的体系结构：堆栈体系机构；累加器体系结构；通用寄存器体系结构。 固定长度和可变长度优缺：固定长度：浪费存储空间，执行速度快；可变长度译码比较复杂，节省储存空间 寻址方式：立即寻址，在指令中操作代码后面的数值被直接引用 直接寻址，指令中直接指定要引用的数值的存储器地址 寄存器寻址，与直接寻址相似，指令地址域包含的是一个寄存器引用 间接寻址，操作数有效地址通过访问这个存储器地址来获取 变址寻址和基址寻址;变址寄存器存储一个偏移量，用来与操作数相加产生指令所要求的有效地址、基址寄存器保存一个基地址，

7、对应的指令地址域中的内容所表示的是偏离该基地址的位移量 寄存器：存储二进制数据硬件设备，位于处理器内部，存储信息的，数值移位的，数值比较的，变址的，控制程序循环的寄存器 ISA指令集体系结构 Cache访问方式：按照内容进行存取 Mainmemory访问方式：按照地址进行访问 小端：将低位的字节首先存放到低位的地址，然后再将最高位的字节存放到高位地址 大端：将最高位的字节存放到低位地址然后再存放最低位的字节 流水线：有些CPU将取指译码执行周期分解成较小的步骤，其中的某些较小的步骤可以并行执行。 两种基本类型的存储器：RAM和ROMo 存储器分层结构系统基本类型包括：寄存器，高速缓存，主存储器

8、和辅助存储器。 主存储器使用DRAM的好处：存储密度高，价格便宜，消耗的功耗低，比SRAM产生的热量小很多。 脏块：高速缓存中的脏块是指已经被修改过的数据块。 Speedup:加速率计算机系统整体性能的速度提升、 Hit（命中）-CPU请求的数据就驻留在要访问的存储器层中。 Miss（缺失）-CPU请求的数据不在要访问的存储器层。 Hitrate（命中率）-访问某个特定的存储器层是，CPU找到所需数据的百分比。 Missrate（缺失率）-访问某个特定的存储器层是，CPU找不到所需的数据百分比。 MissPena1ty缺失损失-CPU处理一次缺失时间所需要的时间，其中包括利用新的数据取代上层存

9、储器中的某个数据块所需要的时间，再加上将所需数据传送给处理器所需要的附加时间。 引用的局部性：计算机程序对存储器的引用常常会有集中成组成簇的形式。 时间局部性：最近访问过的内容很可能在不就的将来再次被访问。 空间局部性：对存储器地址空间的访问形成团簇的集中倾向。 顺序局部性：访问存取器的指令倾向于按顺序执行。. 三种高速缓存映射模式：直接映射的高速缓存：采用模块方式来指定高速缓存和主存储器之间的映射关系。(Y=Xmodn)全关联高速缓存：主存储器中的每个数据块都映射到高速缓存中指定的存储单元位置。组关联高速缓存：使用地址将主存储器中的数据映射到高速缓存中的摸个指定的存储单元。映射到由几个高速缓

10、存快组成的某个块中。 域的划分：字域：用来唯一的识别和确定来自摸个指定的数据块中的一个数据字。块域：(b1。Ck)必须选择一个唯一的告诉缓存快。标记域(tag):通过标记可以唯一识别和确定一个数据块 有效存取时间effectiveaccesstime,EAT是使用命中率与相连存储器层次的相对访问时间产生的加权平均。 虚拟地址(virtua1address)一进程所使用的逻辑地址或程序地址。只要CPU生成一个地址就总对应虚拟地址空间。 物理地址(physica1address)-物理存储器的实际地址。 映射(mapping)-一种地址变换机制，通过映射可以将虚拟地址转换成物理地址。这类似与高速缓

11、存映射。 页帧(pageframe)-由主存储器分成的相等大小的信息块或数据块。 页(pages)-由虚拟存储器划分成的信息块或数据块。 分页(paging)一将一个虚拟页从硬盘复制到主存储器的某个页帧的过程。 存储碎片(fragmentation)-变得不能用的存储器单元。 缺页(pagefau1t)一当一个请求页在主存储器中没有占到是所发生的事件，必须将请求页从硬盘复制到存储器。 Amdah1:计算机系统整体性能的速度提升取决于某个特定部件本身的加速率和该部件在系统中的使用率。S=1（1-f）fkS代表系统整体性能的加速率f表示较快部件完成的工作时间k是新部件的加速率.Amdah1定律告诉

12、了我们什么：只有当使用最频繁的部件的性能得到改进时。系统性能才有可能实现重大改进。 I/O的四种控制方式：程序控制的I/O,中断控制的I/O,直接存储取，通道控制的IOo 程序控制的I/O与中断控制的I/O的区别：程序控制的I/O需要持续的查询其附属设备是否有任何输入请求。而中断控制的I/O与其正好相反，而是在有数据发送需求时由外部设备来通知CPUo程序控制的I/O每次传输一个字节。中断控制的I/O每次可以按一个字节或者是小数据快的形式来处理数据。 DMA:一个设备接口试图通过总线直接向另一个设备发送数据（一般是大批量的数据）， 它会先向CPU发送DMA请求信号。外设通过DMA的一种专门接口电

13、路DMA控制器（DMAC）,向CPU提出接管总线控制权的总线请求，CPU收到该信号后，在当前的总线周期结束后，会按DMA信号的优先级和提出DMA请求的先后顺序响应DMA信号。CPU对某个设备接口响应DMA请求时，会让出总线控制权。于是在DMA控制器的管理下，外设和存储器直接进行数据交换,而不需CPU干预。数据传送完毕后，设备接口会向CPU发送DMA结束信号，交还总线控制权。 通道控制的I/O与中断控制的I/O有什么不同：中断控制的I/O每次传输一个字节，而通道控制的I/O只是在一组字节的传输完成或者失败后才会中断CPU.而且中断控制的I/O只需要很少的CPU 大部分大型计算机都采用I/O通道的

14、智能型DMA接口。 寻道时间：是指磁盘驱动臂定位到指定的磁道上所需要的时间 旋转延迟：读写头定位到指定的扇区上方所需的时间旋转延迟和寻道时间的总和叫什么：存取时间 F1YNN分类方法：主要考虑两大因素：指令的数目和流入处理器的数据流的数目。这就提供了4种SISD（单指令流，单数据流）SIMD（单指令流，多数据流）MISD（多指令流，单数据流）MIMD（多指令流,多数据流） CPU优化最大限度的提高CPU所执行的各种操作的速度和效率。 存储器优化-最大幅度地提升代码的存储器管理的效率。 I/O优化一最大限度地增强输入输出操作的效率。 局部性原理使系统有机会试用少量的速度非常快的存储器来有效加速对系统中主要的存储器的访问。 组关联高速缓存（标记域，组域，字域）