Xilinx Vivado硬件诊断和校验.docx

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1、Xi1inxViVado硬件诊断和校验1背景知识在我们的FPGA设计项目中，硬性的诊断和校验可能会占去超过30%40%的FPGA开发时间，FPGA的debug也是FPGA设计中重要的一环。掌握并灵活运用FPGA设计工具的debug功能也是加快FPGA设计的关键。1. 1I1Adntegratec11ogiCAna1yzer)FPGA设计中的信号连接到I1A核的吐鲤和探针输入如图Io这些信号附加到探针输入，以设计速度采样，并使用片上块幽(BRAM)存储。核参数指定探针的数量、跟踪样本深度和每个探针输入的宽度。使用与FPGA的JTAG接旦连接的自动实例化调试核心集线器与I1A核进行通信。I1ACo

2、ree1ktrigJntrig_out_ackProbeOProbe2ProbeI023trig_outtngjn_ackSIOtJ1AX1图I11ACore1. 2VIO(Virtua1Input/Outputcore)VIO核是一个可定制的核，可以实时监控和驱动内部FPGA信号。不像I1A核，不需要片上或片外RAM。VIO核有两种类型的信号：.Inputprobes.Outputprobese1kprobe_in00:0probejn1255:0probeJn25531:0InputRegistersandActivityDetectorsVIOOutpiInterfacetoJTAGth

3、roughDebugHu图2VIOB1ockDiagram2i1a和ViO在工程中使用我们使用uart工程来做示例。图3uart示例模块图如图3所示，整个串口工程包括波特率时钟产生模块，串口接收模块和串口发送模块。我们将使用iaIP对UartJrX模块的接收数据进行debug,使用vioIP对uart_tx模块进行debug024Regdec1arations26reg7:0rx_dataO,rx_data1,rx_data2,rx_data3;2729/Code：,；.、：，二,、；j*jC.七，fcf*J*1*UJ4,f*4,*t#7，：,Jj*j：,7y*II-f,产*7*p17、rb：

4、、p*f/-jw；、。”，1J-,*,：、r-9*p?/*r,j*yJr,六*r*J，八哎、,刁、*p.r*广，；、1、/-J31a1ways(posedgec1k_50mornegedgerst_n)beginrx_dataO=8b3334353632if(!rst_n)beginrx_data1=8,brx_data2-8,brx_data3=8,b373839404142ende1seif(rx_en)rx_data0rx_data1rx_data2rx_data343end44e1sebegin45rx_data046rx_data147rx_data248rx_data3begin=

5、rx_data;=rx_data0;=rx_data1;=rx_data2;=rx_data0;=rx_data1;=rx_data2;XfwcxCrIAterftces印jX-*钊飞秋0画rvdMpositaryA11aacFartMrs-AutoootivtIiidstr*1AXIIa1rutruturBaie1PBcI1tsCMMic(taV*tvrkA4DEiTrificttioft.Dt1Scx1Prestiftt.di*dProc.”ZFPGAFttursmdPeeicnSftthFmetionsVW91v*5trceOC1IPPtrUt1Gg八CUrNBgStvdrdBvsIft

6、terfacet.VidoIa4h”VUCMtfHZBV1tyHt1s图4IPCata1og搜索i1a如图5。Cra1Btrf1y*rVi4eCtro11rrKXI4FcUm*Fwchoe1pcoc*C01。CIcrBChIycvuQODZ9I1AQnt*p*t*d1ogIGAv1yr)AiA1Ifr,FreduCigInc1v4*dihzC82116O9Mu1ti1ayerY4CntrUrAXI4P“ucSgPurchekraekcm1ckracs1oeveOO图5i1aip双击打开i1aIP,相关参数设置如图6。图6i1aIP参数设置I1aIP的探头位宽设置如图7。图7I1aIP位宽的设置

7、Vio的设置如图8和图9。图8探头个数的设置#CustomizeIPVIO(Virtua1Input/Output)(3.0)DocumentationIP1ocationQSwitchtoDefau1ts,Showdisab1edportsComponentHameviouie1kpro.ontO(0:0,probjin7:ObX1ObJOatI7:0ToConfigUremorethan64probeportsuseVivadoTc1Conso1eGenera1Ports(0.0)PROBE_OUTPorts(O.1图9探头数据位宽和初始化值的设置对I1aIP和ViOIP的例化。;JJJ*

8、4*J*J*J：J.J+JJ*rI*j*J.f*J*.J/J*J*JJJJ*/一1*7r-r*j,v*-*六*y*7*yrj*小7*77，卜*-f*77*/；、*7*-p*-J*y530aVIOrjCrrf9rfCrffr.C1KSK_。UnV,.probe0(rx_done),.probe1(rx_data0),.probe2(rx_data1),.probe3(rx_data2),probe4(rx_data3)55i1a_uart_rxi1a_uart_rx_inst(56575859606162)；vio_uart_inst(.c1k(c1k_50m),.probe_in0(rx_da

9、ta),.probe_out0(tx_en),.probe_out1(tx_data)6364vio_uart656667无wStatusIIoct1hostxi1inx.tcfICi1xt2105i218(X61电d修XADCSyxQoxutsCQnAcSd0yaVProcramodYhuij1(11wrt_rIMt)*h_viOutputsout,uartVX、X、vviosXHsrdsf1jrt&a.rIoca1kostZxiIiwc_tcf/D:g21nt21C6)218OO8120:dop%oqq0R1r.ia1(7:0rx-d*t270Rfrxdat3(701vform-h31IJ

10、S88776,向军反馈论WWwWS田口岛出！品口监视君IUSBiBiitI网络调试理g服务瞿I小工且T1ACorFrprtivicIM7010JKtercr-1Capturesamp1ecount.1024o1024Corestatus：Fu11Geaexa1ProPertie3Ic1Coxiio1eWwait_on_hw_i1aget_hw_i1as-of-object1续一一r一disp1ay_hw_i1a_data1up1oad_hw_i1a_dati.INFO:1abtooIs27-1966TheI1AcoreIKfi嬉口：Zj：I/。二11立：3停止位：I】JJ触：FZ1FT夫i口I

11、燧控制DTRBttAKIKTS线路状左(只读)-QctsdsrR;R1SD骗助PKeX发送VKeX显示连线发送IIM相排行I40与发送区I毫接收区伪品口监视重新计热发迸图12i1aIP观测到FPGA内部信号的变化Vio的调试，点击+号，添加三个数据端口如图所示13。图13ViO观测端口的设置当tx_en为1时将tx_data上的数据从FPGA内部发送到串口工具上，如图14所示。uart.Vhw_i1a_1、hv_viosSUO:doP-WOqqSea*ITameVa1ueActivityDirectionVIO处tx_enKBOIIOutputEB由冷rx_data7:0H88Inputhw_vio_1由txdata7:0HAAOutputhwvio1+SmartM开发板系列支持ARMCo