在现场可编程逻辑门阵列上实现全数字跳频同步系统的设计.docx

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1、在现场可编程逻辑门阵列上实现全数字跳频同步系统的设计1 .引言介绍跳频通信具有保密性强,抗干扰能力强，频谱利用率高等优点，获得了广泛的应用。跳频同步是其中的关键技术之一。在短时间内实现同步并保障其稳定性已成为一个研究热点。随着软件无线电技术的发展，传统的模拟硬件接收设备逐渐向数字正品过渡。FPGA（现场可编程逻辑门阵列）以其丰富的逻辑资源和可重新配置的优势，成为人们前期研究与开发的重要手段。在FPGA上对跳频同步技术进行研究，具有重要的应用价值。本文详细介绍了一种全数字的跳频快速同步方法及其在FPGA上的实现方案。2 .跳频同步方案跳频通信中，收发双方依照约定的跳频码序列跳变载波频率。跳频同步

2、是跳频接收机调整本地跳频序列与发端跳频序列达到同步的过程，可以分为捕获和跟踪两个阶段。捕获的任务是搜索接收到的跳频信号的跳频码序列的相位，同时调整接收机本地跳频码序列的相位，直到两者的相位差小于1/2跳时间。跟踪的任务是校准跳频码序列之间剩余的相位差。本文跳频同步方案的原理图如图1所示。包括三个部分：频率自相关，同步捕获和同步跟踪。同步捕获用状态机实现了改进的自同步捕获法一一，快速出局式滑动捕获法；同步跟踪采用数字NCO进行跳频班锁相。以上方法保障了系统在短时间内达到稳定的跳频同步。赖率门和大图1跳频同步原理图频率自相关由DDS.CIC,和I-D个模块组成。DDS(数字频率合成器)：采用查找表

3、结构C预先将1/4，期的正弦信号函数值存储在RAM中：依据输入的频率控制字设匣相位增吊,进行相中累加,累加结枭转化为传找表地址：了表产生正弦信号.介找表由FPGA中的块RAM实现。CIC(梳状积分滤波器)：代瞿频叵采用等进仃於通滤波,同时降采样:CIC仪由延的UJI卬法P，|.枸成，回鼾嗖第骏妁80了运算：，1FPGAI-D(枳分门限判决耦)：积分需时个跳频频隙内的2()=|1(”)|+|0()|送行枳分一致.I路和Q路信号经过CIC低通滤波后有中频输出枳分结果相M较大：若不致，枳分结果较小,根据经验设置相应的门限值以判决当前二西无相成的三是否相同。判决结果输入捕获模块I-D(积分门限判决器)

4、：积分器同步捕获快速出局本文采用快速出局捕获法，它是一种改进的滑动相关法。滑动相关法的优点是硬件简单，抗干扰能力强，缺点是捕获时间长，为2),其中1是跳频周期。快速出局法对捕获的进行了改进，大大缩短了捕获时间，达到O(Z)。快速出局法保持了滑动相关法的优点。捕获状态机本文用状态机实现快速出局式捕获电路。捕获过程划分为三个状态：快速出局状态，单周期确认状态，多周期确认状态。快速出局状态：计数模块对M个频隙内的判决结果累加计数，计数结果与预设门限比较，做出出局判决。若收发双方跳频序列未同步则将本地跳频序列的当前状态快速出局，跳频序列相位滑动，重新开始本地载波与接收信号的相关、累计和出局判决；否则，

5、快速捕获成功，进入单周期确认状态。单周期确认状态：计数模块对一个跳频周期内的判决结果累加，对累加结果进行门限判决。若捕获成功，进入多周期确认状态；否则返回快速出局状态，重新开始捕获过程。多周期确认状态：在若干个跳频周期内对捕获进行确认，确认成功，捕获过程完成，进入跟踪过程；否则返回快速出局状态。状态转移图如图2所示。图中FOS.f1ag为快速出局捕获标记，SOS.f1ag为单周期捕获标记，FC_AS1为捕获成功标记。进入跟踪过程后，时刻检查SOS.f1ag,一旦失去扃步，立刻跳回状态，重新进行捕获。图2捕获过程状态转移图捕获时间分析无干扰时，快速出局式滑动捕获法在第个频隙捕获成功的概率为:z.

6、H1=Z+)1Mn=0s1,2,-.-1QM)=Vwc蜕WcM(1)其中为出局参数，为跳频码周期此时其捕获时间的期望为5：亍=SaQx现=U+卬工-1)+号小I11“1_=2o3ro(2)由公式2可知，快速出局法的捕获时间为0(2),远小于滑动相关法的捕获时间。(?)o同步跟踪数字NCO捕获完成后，收发双方的跳频码序列间剩余的小于1/2跳时间的相位差由跟踪过程校准。图1中IQ网路绝对值疔加结果Z经过FIR低通/波器和门限判决得，得到/（，）：收端1j发端频率相同时值为1：不同时.值为仇由于收端1j发端的跳频时钟之间fj.r.d（r）i.IAiI1：，.!闻：郦间）蹲少为刀一r匕与NCo，一；.

7、门工兀J，IFHC1K相ir.F：的.S匕曦Q）的直流分；匕作为误差信号反馈回NCO调整FHJZ1K的.也图3负反馈跟踪环跟踪电路是个负反馈环路，原理图如图3所於/作为计数滞使能信号FH_C1K：1./IJ,一个FH_C1K周期内的汁数结果优是设，；I；.I；.NCO,整FH_C1K的周期，使时彳rMd1iS:最终相位误旷小于一定口里FH_C1K。发端跳频时钟达到同步.TJAS1为捕获成功标记。跟踪过程如图4所示。由图中可看出，经过数个周期，即可完成跟踪。发射方频率Xf1Xf2Xf3X.接收j频率(nX曲Xt31j1J1-Q1JCDCn1j1J3IIIIIHC1K|_|II阖用,曦G)厂I出_

8、I*;J1_!U收对i跳,JJ井笳；嗫_1J1收崩跳频时钟超前图4跟踪过程(3) 真结果用VeriIOgHD1实现上述跳频同步方案,综合，映射，布局布线后，调用MOde1Sim进行后仿真。仿真条件如表1所示。FPGA片上时钟/AD采样时钟40MHzFPGA片上时钟/AD采样时钟40MHz跳频速率IOOhops/s跳城码周期工8跳频频率5-6MHz快.速：2起始状态就姗宿用剂；验弗滞后发端2个频点跳频时钟：收端超前约为1位：信道AWGN信道，S/二7：Ide表1仿真条件仿真结果如图5所示。捕获状态机起始状态为状态，经过两次跳频码滑动后，本地跳频序列捕获到了发端序列，进入状态；一个周期捕获确认后进

9、入状态；经过再次确认，fc_as1信号值由O到1,捕获完成，进入跟踪。经过5个频隙，收发端跳频时钟之间的相位差降到预设门限以下，tjas1信号值由O到1,跟踪完成，同步结束。同步时间约0.25s,远小于短波碗频电台要求的5s接入时间。在信噪比T2dB时，本方案能够迅速达到精确同步。图5仿真结果4,硬件平台FPGA器件具有速度快，编程灵活，可重新配置，通用性好，规模大等优点，适合进行高速数据处理。考虑到成本以及需求，本文选用容量50万门电路的XiIinXVirteXI1系列FPGAXC2V500做为中频数据处理系统的核心运算单元。其内部时钟频率可达420MHz,整合了大量的分布式幽，集成了32个

10、18X18bit乘法器，并有多个数字时钟控制模块（KM）以及全局时钟布线资源。硬件平台如图6所示。除了FPGA模块外，还包括AD/DA转换器,DSP以及其它的外围器件。AD转换器是采用AD9238芯片,采样精度12bit,采样速率最高可达IOOMHz；DA转换器是采用AD9742芯片，采样精度12bit,采样速率最高可达120MHzODSPT1C64I6DSKEMIF/INFIFOFPGAXi1inxXC2V5OOA/DAD923812bit.40MspsCPata)N1/(InputSigna1XTMcBSPMcBSPD/AAD974212biu2OM:NOutputSisna1.*K图6硬

11、件平台框图前文所述跳频同步方案利用Veri1og编程,SynP1ify综合,Xi1inxISE布局布线后，通过Mode1Siin后仿真验证电路的正确性，并最终在FPGA芯片上实现。芯片资源占用如表2。1-t-j:.S1iceIOBRAMMU1T18X18GC1KDCM_ADV使用数埼75019163总最30721723232168使用用24%11%3%18%19%25%表2XC2V500资源占用情况5.小结本文设计了一种高效的跳频同步方法，并介绍了该方法在FPGA平台上的实现方案。本文作者创新点是设计并实现了基于状态机的快速出局滑动捕获电路的和基于计数器的NCo跟踪电路。此方案同步性能优越，保障较强的抗干扰能力的同时大大缩短跳频同步的时间，在信噪比为T2dB的情况下仍能在短时间内达到精确同步，并且电路结构简单，硬件消耗少。这种方法在跳频通信中有广泛的应用前景，对工程实现有重大的意义，并且具有很好的通用性，实际应用中，可通过修正参数适应不同频段和跳速的需求。责任gt