基于块匹配的高斯背景建模-ROI映射方法的FPGA和HEVC视频编码算法设计.docx

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1、基于块匹配的高斯背景建模-ROI映射方法的FPGA和HEVC视频编码算法设计0引言与H.264/AVC相比，新一代视频压缩标准H.265/HEVC能够在相同的图像质量下实现更低的码率，即更高的压缩比。由于人眼的视觉特性，在动态码率编码过程中，不同区域的码率分配是研究中的一个关键问题。如果能够在编码过程中将视频划分为感兴趣区域(RegiOnofInterest,ROI)和普通区域，动态调整二者的码率分配，则可以在相同甚至更低的码率下得到更好的主观视频质量，从而增强用户体验。ROI区域的提取速度和质量对编码算1去影响很大，因此实现低复杂度、高质量的RO1区域提取，并针对H.265/HEVC视频编码

2、的自身特点进行码率的分配尤为重要。将ROI提取及码率分配方法用于JPEG2000静止图像压缩，提升了ROI区域的图像质量并取得了较好的码率节省效果，并利用像GA对Ro1的提取进行了V1S1硬件设计,从而在不显著提高图像编码时间的前提下得到了满意的效果，但该系统只能用于静止图像编码；均提出了基于ROI的H.265/HEVC码率控制即压缩性能优化方法，并取得了一定成效。研究表明虽然H.265/HEVC编码标准已经在一定程度上较H.264/AVC标准降低了码率，但ROI区域码率控制对于最新的HEVC标准同样起作用，但未考虑ROI提取算法复杂度对编码速率带来的影响；文献利用高斯背景模型建立虚拟背景帧，

3、降低了H.265/HEVC编码的码率，但未考虑针对人眼特性的RO1变质量编码，也未考虑背景帧建立效率对缄码器速率的影响。本文基于视频编码算法分块进行的特点和FPGA的细粒度并行特性，提出了基于块匹配的高斯背景建模-R0I映射方法，并利用H1S工具在FPGA平台上进行了算法的硬件实现与验证。FPGA处理速度达到22fps1080p,对RO1映射CTU区域进行变质量编码，可得到平均10%左右的码率节省，视频总体质量保持稳定。1高斯背景建模及其面向视频编码的改进1.1 基于像素的高斯背景建模的基本原理高斯背景建模是一种基于概率模型的背景建模方法，传统的高斯背景建模算法是以像素为单位的。数字视频中的一

4、帧图像可以看作是对于时空位置(X,y,t)的二维离散函数f(x,y,t),在给定色彩空间的给定通道下，对于给定的(x,y,t),f仅有唯一值；对于给定的时间t,f可看成是一个二维随机场，一般认为其为平稳随机场。从统计学角度来看，前景物体的出现与运动是暂时的、突发性的，而背景则是长期的、具备一定稳定性的，对于时间t来说，给定(x,y),f(x,y,t)满足一定的概率分布，通常符合高斯分布。高斯背景模型的表达式为:P(f)=(f，出，()(1)(f,)=-1rx一(2)V2cr厂其中J代表图像中某像素的量化值W和行分别代表高斯函数的均值参数和方差参数。在模型的建立过程中，和行具备一个初始值，并随着

5、视频帧的读人不断进行更新。设阈值系数为入，更新判定如式(3)所示。(3)true,1(x,y)-(x,y)1O、入、0步骤3：帧计数判定。读入视频，若视频帧数满足更新周期P，则进入步骤4,否则进入步骤5。步骤4：模型更新。更新分块背景模型。步骤5：前背景判定。根据SAD判别准则，划分前景与背景。步骤6：RO1区域映射。依据前景块分布，对视频中的CTU进行映射。本文中设定HEVCCTU尺度为32X32,映射结果将送入H.265/HEVC编码器。算法流程如图1所示。2基于率失真优化的Ro1区域自适应编码2.1面向RO1区域的率失真优化为了降低码率同时达到较好的图像质量，率失真优化可以定义为如下优化

6、问题：在码率RWRmaX时，通过调整编码算法使得失真D最小，即：minPs.t.RWRg(6)设第i个编码单元的编码参数为则RDO问题可表述为：nnB=argmin(P1(J+(f1)(B1)(7)(Bi,Hi.*.)1*=1若编码块相互独立，则可将求和符号提取出来，即：J1A、，AB=从s,(8)B1=agnin(D4(B1)+A(1)(Bi)C产?反Jb1W31,“式（8）通常被用作RDo的依据，但事实上往往编码块之间不相互独立，从而导致求得的值为局部最优解。本文通过ROI区域的划分，假设在一帧中RO1区域与非ROI区域独立同分布，则率失真优化函数可描述为：minDw+）oi1ffs.t.

7、AHo1+A（11hffWAa（9）设KOI区域有人个，非Ro1区域有m个，则率失真优化函数可表示为：PROIqother（彳0）A飞AAB=B1eB,由于式（9）考虑到了编码块的相关性问题，能够在一定程度上避免陷入局部最优，分析可知，式（9）将比式（8）得到更优解。进一步地，从主观视频质量出发，人眼期望RO1区域能够有更好的视频质量，因此，本文在实现过程中加入限制条件：2. 2集成ROI提取的HEVC编码本文将ROI区域送入HEVC编码器中进行变质量编码。为了防止ROI区域与周围非RO1区域的编码参数差异过大造成明显的方块效应，本文利用非线性补偿对量化参数进行了调整，具体做法如下。记ROI区

8、域所在的编码块A的量化参数为q1,在其附近的非ROI区域中编码块B的量化参数为q2,A的中心点坐标记作(xA,yA),B的中心点坐标记作(xB,yB),则q1、q2以及A、B中心位置的汉明距离D应满足如下关系：。产9+nwd(1%)3硬件设计与实现为了说明本文方法的有效性，将基于块匹配的高斯背景建模-ROI算法进行了硬件实现并嵌入到HEVC编码的过程之中。本文利用高层次综合(High1eve1Synthesis,H1S)工具，基于XiIinXMPSoC平台ZCU102进行了基于背景建模的ROT区域映射与自适应编码的硬件设计。H1S工具可以将C/生语言的高层次描述映射为硬件描述语言(VHD1或V

9、eri1og),提高开发效率。硬件包括3个模块，分别为：背景建立、背景更新、ROI判定与映射，最终将映射结果送入视频编码器。其基本结构如图2所示。DDK视脱行缓行原始视频数据缓存在幽中，在FPGA内部通过行缓存加快存取速率，视频数据多路选择器在帧计数器的控制下，将视频送入不同的处理单元，将ROI区域映射到H.265标准中的编码树单元(CTU),映射结果送入H.265编码器。在编码器中，根据区域性质进行RO1自适应的QP调整，最终将编码后生成的码流写回DDRo4实验结果与分析4.1实验环境本文基于Xi1inXZCU102嵌入式开发平台进行了实验。ZeUIO2搭载了ZynqU1traSca1eXC

10、ZU9EG-2FFVB1156FPGA范月该芯片内部架构主要包括处理器系统(PrOCeSSingSystem,PS)和可编程逻辑(Programmab1e1ogic,PD两部分。其中P1端硬件资源消耗情况如表1所示。考虑到一定的伸缩性，硬件设计中图像的分辨率可以进行配置，最高分辨率为1920X10800表1硬件资源消耗情况资源可用已用已用百分比/%BRAM1824282151UT2740807714028FF5481609244116DSP25202054.2背景建模效果与ROI映射结果图3为基于FPGA的背景建模和ROI映射结果。所用序列为HEVC标准测试序列BaSketbaIIDri118

11、32X48050.yuv。图3(a)为视频序列的第201帧，图3(b)为利用前200帧建模得到的背景帧，图3(c)为针对HEVCCTU的映射结果，其中白色区域为映射得到的RO1区域。可以看出视频中运动的人物被准确映射到以CTU大小为边界的区域中。观察原始视频序列可知，原始视频序列中的背景区域随时间变化有变动(如篮筐会随篮球撞击而抖动等)，但这些变动并未对Ro1区域的映射造成影响(即未出现“虚警”现象)，算法具备一定的鲁棒性。表2为不同分辨率下进行处理的速度对比，P1部分的时钟频率为120MHz0由表可知本文设计在1920X1080的分辨率下仍可达到较高的实时性。表2不同分辨率下的处理速度对比分

12、辨率处理速度/（ns/帧）帧率fps720x57612.480.4832x48013.374.91280x7201920108024.445.440,9.P7.94.3嵌入ROI码率控制的HEVC视频编码性能评估为了进一步说明嵌入ROI区域后HEVC编码的有效性，本文对HEVC编码器的编码结果进行了实验验证。分别选取不同分辨率和不同场景下的测试序列，计算总体码率及PSNR的变化情况，结果如表3所示。表3嵌入RO1码率控制后的总体PSNR和码率对比分辨率序列PSNRBit-Ra1e720x576pku_corss_road-0.89%-8.92%832x480Basket1)a11_Pass-1.09%-10.12%1280x720FourPeop1e-0.97%-12.57%1920x1080Cactus-0.86%J-M36%z；3dd萩平均一-0.95%11.49%从表3可以看出，采用本文提出的背景建模-RO1映射算法进行码率控制，编码后图像总体的PSNR没有较大变化，但是码率有了平均10%左右的节省，从而验证了本文算法在对码率控制的有效性。5结论基于视频编码算法分块进行的特点，本文提出一种基于块的高斯背景建模-ROI映射方法，通过H1S方法在FPGA上实现，并用于H.265/