DDSNCO频率合成控制详解.docx

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1、DDS信号源的设计与实现实验指导书电子工程学院 窦 衡DDS信号源的设计与实现是针对全校本科生开出的综合性、设计性的实验项目。要求学生先期掌握数字电路的基础知识，以及初步的EDA技术知识。通过本实验项目，可使学生利用VHDL硬件描述语言对比较复杂的、综合性的实际电路系统进行设计、描述，利用EDA开发工具完成系统的综合、仿真验证,并用硬件平台完成系统的硬件实现。着重培养学生的实际动手设计、实现电路系统的能力。一、DDS引言频率合成技术是将一个（或多个）基准频率变换成另一个（或多个）合乎质量要求的所需频率的技术。在通信、雷达、导航、电子侦察、干扰与抗干扰等众多领域都有应用。随着各种频率合成器和频率

2、合成方案的出现，频率合成技术得到了不断的发展。1971年3月美国学者J. Tierney, C. M. Rader和B. Gold首次提出了直接数字频率合成（DDS Direct Digital Synthesis）技术。这是一种从相位概念出发直接合成所需要的波形的新的全数字频率合成技术。同传统的频率合成技术相比,DDS技术具有极高的频率分辨率、极快的变频速度，变频相位连续、相位噪声低,易于功能扩展和全数字化便于集成，容易实现对输出信号的多种调制等优点，满足了现代电子系统的许多要求，因此得到了迅速的发展。目前市面上的DDS芯片，价格昂贵、功能固定单一，应用受到限制。本综合实验项目采用基于FPG

3、A的EDA技术设计实现DDS芯片，并可以根据实际需要对其功能进行灵活地修改，配置。二、DDS工作原理一个纯净的单频信号可表示为:（。=（7（2型/ + 2）只要它的幅度U和初始相位为不变，它的频谱就是位于力的一条谱线。为了分析简化起见，可令U=l,仇=3这将不会影响对频率的研究。即：（，）=sin（2 / j） = sin 0（t）如果对（2-2）的信号进行采样，采样周期为7；（即采样频率为人），则可得到离散的波形序列：un = sin（2/?T,.） （h = 0,1,2.）（2-3）相应的离散相位序列为：= 2 叽 T（. = 0 n（zt = 0,1,2.）（2-4）式中：是连续两次采样

4、之间的相位增量。根据采样定理:只要从（2-3）出来的离散序列即可唯一的恢复出（2-2）的模拟信号。从（2-2）可知，是相位函数的斜率决定了信号的频率；从（2-5）可知，决定相位函数斜率的是两次采样之间的相位增量A6。因此，只要控制这个相位增量，就可以控制合成信号的频率。现将整个周期的相位24分成M份，每一份为5 = 2%,若每次的相位增量选择为b的K倍，即可得到信号的频率：相应的模拟信号为:芯）=（2-8）式中K和M都是正整数，根据采样定理的要求，K的最大值应小于M的1/2。综上所述，在采样频率一定的情况下，可以通过控制两次采样之间的相位增量（不得大于兀）来控制所得离散序列的频率，经保持、滤波

5、之后可唯一的恢复出此频率的模拟信号。DDS工作原理框图如图2. 1所示:图2. 1 DDS原理框图其实质是以基准频率源（系统时钟）对相位进行等间隔的采样。由图2. 1见,DDS由相位累加器和波形存储器（即，ROM查询表）构成的数控振荡器（NCO_Numerically Controlled Oscillators）、数模转换器（DAC）以及低通滤波器（LPF）三部分组成。在每一个时钟周期，N位相位累加器与其反馈值进行累加，其结果的高L位作为查询表的地址，然后从ROM中读出相应的幅度值送到DAC。再由DAC将其转换成为阶梯模拟波形，最后由具有内插作用的LPF将其平滑为连续的正弦波形作为输出。因此

6、，通过改变频率控制字K就可以改变输出频率力。在这里K = fW（N 1:0）, M =2N o由上面的分析可得DDS的输出频率:fc（2-9）由上式可知，DDS的最小输出频率为:(2-10)DDS的频率分辨率为:f =fJOJ CDDS频率输入字的计算:(2-12)FW(N-l:0) = 2Nf0/fcDDS基本结构组成一个基本的DDS系统由数控振荡器（NC0）、数模转换器（DAC）和低通滤波器（LPF）三部分构成，如图3. 1所示:图3. 1 DDS的基本结构数控振荡器（NC0）产生频率可控制的数字正弦载波，通过数模转换器（DAC）得到模拟正弦波，最后经过低通滤波器（LPF）除去各种干扰信号

7、。本实验项目中的设计主要针对数控振荡器（NC0）部分，DAC部分直接采用实验系统箱提供的数/模转换电路。DDS的设计在DDS的设计中其最基本的构件是相位累加器和波形存贮器。旭常也可在波形存贮器前面加一个相位调制器，使其具有相位调制的功能为了防止频率控制字、相位控制字改变时干扰相位累加器和相位调制器的正常工作，分别在这两个模块前面加入了两组寄存器，从而灵活且稳定地控制频率字和相位字的输入。如图4. 1所示：A 一is3布世招SI saa 一 .寸国5蛹具联阜要图中相位累加器（phasea）是整个DDS的核心，在这里完成相位累加功能，其输入是相位增量，又可称为频率控制字/W（N-1:O）,由于尸W

8、（N-1:O）与输出频率。是简单的线性关系：/卬（77-1:（） = 2（4-1）fC事实上当基准时钟。是2N时，尸W（N-1:0）就等于力。相位调制器（phasemod）接收相位累加器的相位输出，在这里加一个相位偏移值，主要用于实现信号的相位调制，如PSK （相移键控）等，在不使用时可以去掉该部分，或加一个固定的相位控制字。波形存储器（即，正弦ROM查找表）（sinlup）把存储在相位累加器中的抽样值转换成正弦波幅度的数字量函数，可理解为相位到幅度的转换。它的输入是相位调制器输出的高M位（而并非全部N位）值，将其作为正弦ROM查找表的地址值；查询表把输入的地址相位信息映射成正弦波幅度信号；输

9、出送往DAC,转化为模拟信号。五、DDS的VHDL描述DDS的整个芯片引脚图，如图5.1所示:F33RNPWVJRNE HFRE QJL t X5 . . OJPHASE UORD7. . OASKWORD5. . ODDSMCOSMS I NCOSRSKOUT7.OJ图5. 1 DDS芯片引脚图它是整个设计的顶层模块，共有8组输入端口和5组输出端口： sysclc是基准时钟信号，resetn是复位信号，fwwrn, pwwrn分别是频率和相位输入控制字，freql, freq2是两个频率输入字信号，phaseword是相位调制信号，askword是幅度调制信号，sin, cos表示经相位累加器后的输出正弦信号的位置符号，msin, mcos是经相位调制器后的输出正弦信号的位置符号，askout是最后输出的正弦波幅度信号。DDS信号源的底层模块要求采用VHDL硬件描述语言进行设计描述。其顶层设计可采用VHDL语言描述，也可采用电路原理图方式进行描述。DDS电原理图可参见附录一。超佐蚯瑟 V 及潸罐g成小金漕伤为徐,I蹴少阚二曲必就七）如）k二斗城僦券择爪翎腾顺、