华为3D芯片堆叠专利解读.docx

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1、华为3D芯片堆叠专利解读据报道，华为已开发了（并申请了专利）一种芯片堆叠工艺，该工艺有望比现有的芯片堆叠方法便宜得多。该技术将帮助华为继续使用较老的成熟工艺技术开发更快的芯片。唯一的问题是华为是否真的可以利用其创新，因为没有美国政府的出口许可证，代工厂无法为该公司生产芯片。但至少华为自己当然相信它可以，特别是考虑到这项技术可以为基于不受美国如此严厉限制的旧节点的芯片提供性能提升。保持竞争力的一种方式我们将在下面详细介绍这项新技术，但重要的是要了解华为为什么要开发这项新技术。由于美国政府将华为及其芯片设计子公司海思列入黑名单，现在要求所有制造芯片的公司申请出口许可证，因为所有半导体生产都涉及美国

2、开发的技术z华为无法进入任何先进节点（例如台积电的N5）,因此必须依赖成熟的工艺技术。为此，华为前任总裁郭平表示，创新的芯片封装和小芯片互连技术，尤其是3D堆叠，是公司在其SoC中投入更多晶体管并获得竞争力所需性能的一种方式。因此，该公司投资于专有的封装和互连方法（例如其获得专利的方法）是非常有意义的。“以3D混合键合技术为代表的微纳米技术将成为扩展摩尔定律的主要手段段郭说。华为高层表示,由于现代领先的制程技术进展相对缓慢,2.5D或3D封装的多芯片设计是芯片设计人员不断在产品中投入更多晶体管，以满足他们客户在新功能和性能的预期，这也成为了产业界采用的一个普遍方式。因此，华为前董事长强调，华为

3、将继续投资于内部设计的面积增强和堆叠技术。华为在新闻发布会上公开发表的声明清楚地表明，公司旨在为其即将推出的产品使用其混合无TSV 3D堆叠方法（或者可能是类似且更主流的方法）。主要问题是该方法是否需要美国政府可能认为最先进且不授予出口许可证的任何工具或技术（毕竟，大多数晶圆厂工具使用源自美国的技术）。也就是说，我们是否会看到一家代工厂使用华为的专利方法为华为制造3D小芯片封装，这还有待观察。但至少华为拥有一项独特的廉价3D堆叠技术，即使无法使用最新节点，也可以帮助其保持竞争力。无过孔堆创新的芯片封装和多芯片互连技术将在未来几年成为领先处理器的关键，因此所有主要芯片开发商和制造商现在都拥有自己

4、专有的芯片封装和互连方法。芯片制造商通常使用两种封装和互连方法：2.5D封装为彼此相邻的小芯片“以3D混合键合技术为代表的微纳米技术将成为扩展摩尔定律的主要手段段郭说。华为高层表示,由于现代领先的制程技术进展相对缓慢,2.5D或3D封装的多芯片设计是芯片设计人员不断在产品中投入更多晶体管，以满足他们客户在新功能和性能的预期，这也成为了产业界采用的一个普遍方式。因此，华为前董事长强调，华为将继续投资于内部设计的面积增强和堆叠技术。华为在新闻发布会上公开发表的声明清楚地表明，公司旨在为其即将推出的产品使用其混合无TSV 3D堆叠方法（或者可能是类似且更主流的方法）。主要问题是该方法是否需要美国政府

5、可能认为最先进且不授予出口许可证的任何工具或技术（毕竟，大多数晶圆厂工具使用源自美国的技术）。也就是说，我们是否会看到一家代工厂使用华为的专利方法为华为制造3D小芯片封装，这还有待观察。但至少华为拥有一项独特的廉价3D堆叠技术，即使无法使用最新节点，也可以帮助其保持竞争力。无过孔堆创新的芯片封装和多芯片互连技术将在未来几年成为领先处理器的关键，因此所有主要芯片开发商和制造商现在都拥有自己专有的芯片封装和互连方法。芯片制造商通常使用两种封装和互连方法：2.5D封装为彼此相邻的小芯片实现高密度/高带宽的封装内互连，3D封装通过将不同的小芯片堆叠在一它还需要构建至少两个重新分配层来提供电力（例如，两

6、个小芯片意味着两个RDL ,三个小芯片仍然可以使用两个RDL ,所以四个，请参阅文章末尾的专利文档以了解详细信息），这并不是特别便宜，因为它增加了几个额外的工艺步骤。好消息是其中一个芯片的再分配层可以用来连接内存等东西，从而节省空间。事实上，华为的混合3D堆叠方式可以说比其他公司传统的2.5D和3D封装技术更通用。例如，很难将两个或三个耗电且热的逻辑裸片堆叠在一起，因为冷却这样的堆栈将非常复杂（这最终可能意味着对时钟和性能的妥协）。华为的方法增加了堆栈的表面尺寸，从而简化了冷却。同时，堆栈仍然小于2.5D封装，这对于智能手机、笔记本电脑或平板电脑等移动应用程序很重要。它还需要构建至少两个重新分

7、配层来提供电力（例如，两个小芯片意味着两个RDL ,三个小芯片仍然可以使用两个RDL ,所以四个，请参阅文章末尾的专利文档以了解详细信息），这并不是特别便宜，因为它增加了几个额外的工艺步骤。好消息是其中一个芯片的再分配层可以用来连接内存等东西，从而节省空间。事实上，华为的混合3D堆叠方式可以说比其他公司传统的2.5D和3D封装技术更通用。例如，很难将两个或三个耗电且热的逻辑裸片堆叠在一起，因为冷却这样的堆栈将非常复杂（这最终可能意味着对时钟和性能的妥协）。华为的方法增加了堆栈的表面尺寸，从而简化了冷却。同时，堆栈仍然小于2.5D封装，这对于智能手机、笔记本电脑或平板电脑等移动应用程序很重要。从

8、产业来看，其他半导体合同制造商（台积电、GlobalFoundries 集成wo 2021/062742 Al WIIIIMI lIIIIIIM加删IIIIIIM删删IlliPT QA, RO RS. RU RW, SA, SC, SD, SE, SG, SK. SL.SM. ST, SV, SY. TIT. TJ. TX, TN. TR. TT. TZ. UA. UG.US, U4 VC. VN. ZA. ZM. ZW.(84)指定国(除另有指叨，要求每一种可提供的地区保护)：ARIPO (BW. GH. GM. KE. LR. LS. 1V. MZ.NA. RW, SD, SL. ST.

9、SZ, T乙 UG, ZM, ZW),欧亚(AM.AZ. BY, KG. KZ. RU TJ. TM)欧洲(AL. AT. BE, BG.Cll. CY. CZ. DE. DK. EE. ES. FL FA GB. GR.llR.HUIE. IS. IT. LT. LU. LV. MC. MK. MT. NL. NO. PL. PT.RO. RS, SE, SL SK. SM. TR). OAPI (BF. BJ, CF, CG, CLCM. GA. GN. GQ. GW. KM. ML. MR. NE. SN. TD. TG)本国际公布：- 包括国际检索报告(条约笫2l条(3)e（曾）摘要：

10、一种总片堆度N装及终端设备，涉及半导体技术领域，具能够在保证供电蛊求的同时，解决因采用硅通孔技术而导致的成本高的问题.该芯片堆我封装（0I）包括3设置于第 定线结构（10）和第二走线结构（20）之间的第一芯片（101）和第二芯片（102）：所述第一芯片（101）的TF源囹（S1）面向所述第.芯片（102）的行源而（S2）:第一芯片（1。1）的行源而（SI）包括第一交会区域（AI）和第一非交置区域（C1）,第二芯片（102）的有源血（S2）包括第二交梗区域（A2）和第二W交合区域（C2）:第交否区域（Al） B第一交费区域（A2）交费，第交会区域（AI）和第一交费区域（A2）连接：第非交烝区域（

11、C1）与第二定线结构（20）连接；第二非交停区域（C2）与第 比线结构（10）连接.近半导体行业观察PT QA, RO RS. RU RW, SA, SC, SD, SE, SG, SK. SL.SM. ST, SV, SY. TIT. TJ. TX, TN. TR. TT. TZ. UA. UG.US, U4 VC. VN. ZA. ZM. ZW.(84)指定国(除另有指叨，要求每一种可提供的地区保护)：ARIPO (BW. GH. GM. KE. LR. LS. 1V. MZ.NA. RW, SD, SL. ST. SZ, T乙 UG, ZM, ZW),欧亚(AM.AZ. BY, KG.

12、KZ. RU TJ. TM)欧洲(AL. AT. BE, BG.Cll. CY. CZ. DE. DK. EE. ES. FL FA GB. GR.llR.HUIE. IS. IT. LT. LU. LV. MC. MK. MT. NL. NO. PL. PT.RO. RS, SE, SL SK. SM. TR). OAPI (BF. BJ, CF, CG, CLCM. GA. GN. GQ. GW. KM. ML. MR. NE. SN. TD. TG)本国际公布：- 包括国际检索报告(条约笫2l条(3)eWO 2O2162742PCTCN2(M9109660过直接互连结构连接，所述直接互连

13、结构为连接所述第一交费区域和所述第二交费区域之M最短的互连结构。本申请实施例中，通过在第一交叠区域和第二交费区域之间设置最短的互连结构，使得第一芯片与第二芯片之间的互连路径最短，从而能够提高第一芯片与第二芯片之何的通5 信速率。结合第一方面，在一种可能的实现方式中，所述直接互连结构包括设置于所述第一交叠区域的第一微凸点，以及与所述第一微凸点遹过燃料连接的、设置于所述第二交费区域的第二微凸点或煌盘。结合第一方面，在一种可能的实现方式中，所述直接互连结构包括设置于所述第一交10 叠区域的第一煌盘，以及与所述笫一焊盘连接的、设置于所述第二交叠区域的第二焊盘；所述笫一焊盘与所述第二焊盘的连接方式包括混

14、合纯合、表面活化键合成原子扩散键合C结合第一方面，在一种可能的实现方式中，所述芯片雄叠封装还包括：第三芯片；所逑第三芯片的有源面面向所述第二芯片的有源面：所述第三芯片的有源面包括第三交叠区域和第三非交叠区域；所述第二交叠区域中的第一部分区域与所述第一交叠区域交叠，所15 述第二交叠区域中的第二部分区域与所述第三交售区域交叠：所述第三交叠区域与所述第二部分区域连接，所述第一交叠区域与所述第一部分区域连接；所述第二非交叠区域与所述第三芯片的有源面不交叠；所述第三洋交叠区域与所述第二芯片的有源面不交叠；所述第三年交查区域与所建第二走线结构连接。结合第一方面，在一种可能的实现方式中，所述第一非交叠区域

15、与所述第二走线结构20 通过垂直互连结构连接，或者，所述第一非交叠区域通过引线键合与所述第一走线结构连接。结合第一方面，在一种可能的实现方式中，所逑第一走线结构和所逑第二走段结构通过垂直互连结构连接；所述垂直互连结构为微凸点、铜柱、焊球、可控坍塌芯片连接结构中的一种或多种的组合。25结合第一方面，在一种可能的实现方式中，所述第一芯片以嵌入的方式设置于所述第一走线结构中。本申请实施例通过将第一芯片嵌入至第一走线结构中，从而能够减小芯片堆叠封装的厚度。结合第一方面，在一种可能的实现方式中，所述第一走线结构为重布线层或设置有布30 线图案的基板；所述第二走线结构为重布线层或设置有布线图案的基板。第二方面，本申请还提供一种终端设备，包括印刷电路板以及至少一个在第一方面以WO 2O2162742PCTCN2)191(I9664)域连接；所述第二非交授区域与所述第一走线结构连接；在所述第二芯片上设置第二走线结构；其中，所述第一非交叠区域与所述第二走线结构连接。结合第三方面