阵列除法器的设计与实现.docx

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1、课程设计报告课程设计名称：计算机构成原理课程设计课程设计题目：阵列除法器设计与实现院（系）：计算机学院专业：班级：学号：姓名：指导教师：完毕日期：2023年1月12日第1章总体设计方案O1.1 设计原理O1.2 设计思绪21.3 设计环境3第2章详细设计方案42.1 功能模块的设计与实现42.1.1 细胞模块的设计与实现42.1.2 除法器模块的设计与实现72.2 仿真调试9参照文献11附录（电路原理图）.12第1章总体设计方案1.1设计原理在原码除法中，原码除法符号位是单独处理的，商符由两数符号位进行异或运算求得，商值由两数绝对值相除求得。原码除法中由于对余数的处理不同样，又可分为恢复余数法

2、和不恢复余数法(加减交替法)。在机器操作中一般采用加减交替法，由于加减交替法机器除法时间短，操作规则。加减交替法的运算规则如下：(1)当余数为正时，上商1,余数左移一位后减清除数得下一位余数。(2)当余数为负时，上商0,余数左移一位后加上除数得下一位余数。阵列除法器是一种并行运算部件，采用大规模集成电路制造，与初期的串行除法器相比，阵列除法器不仅所需的控制线路少，并且能提供令人满意的高速运算速度。阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等。本试验设计的是加减交替阵列除法器。本试验运用的细胞单元是一种可控加法/减法CAS单元，运用它构成B流水阵列来实现四位小数的除法。CAS

3、单元有四个输入端、四个输出端。其中有一种控制输入端P，当P=O时，CAS作加法运算；当P=I时，CAS作减法运算。逻辑构造图如图1.1所示。图1.1可控加法/减法(CAS)单元逻辑构造图CAS单元的输入与输出的关系可用如下逻辑方程来体现：Si=Ai(BiP)CiCi+1=(Ai+Ci)(BiP)+AiCi当P=O时，CAS单元就是一种全加器，如下：Si=AiBiCiCi+1=AiBi+BiCi+AiCi当P=I时，则得求差公式：Si=AiBiCiCi+1=AiBi+BiCi+AiCi其中有Bi=Bi1在减法中，输入称为借位输入，而称为借位输出。不恢复余数法的除法即加减交替法。在不恢复余数的除法

4、阵列中，若前一行输出的符号与被除数的符号是一致的则这一行执行加法，假如不一致则这一行执行减法。当出现不够减时，部分余数相对被除数来说要变化符号。这时应当产生一种商位“0”，除数首先沿对角线右移，然后加到下一行B部分余数上，当部分余数不变化它H符号时，即产生商位“1”，下一行的操作应当是减法。本试验就是规定用加减交替法设计阵列除法器。如下图1.2所示0就是用加减交替法设计的阵列除法器，图中每一种方框代表一种CAS单元，除数为Y0Y1Y2Y3Y4；被除数为XOX1X2X3X4。其中XO和YO是被除数和除数的符号位，均为零，商B符号恒为零，商为0.S1S2S3S4,余数为0.000YU1YU2YU3

5、YU4YU5。被除数由顶部一行和最右边的对角线上的垂直输入线来提供，除数沿对角线方向进入阵列。由控制信号P来决定此行作加法还是除法，当P=0时，CAS作加法运算；当P=I时，CAS作减法运算。1.2 设计思绪在本试验中规定输入得除数和被除数数据位均为四位，并用加减交替法来设计这个阵列除法器。这个可以用CAS单元所构成的流水阵列来实现，四位数据位加上一种符号位，一种五位除五位的J加减交替除法阵列由5X5个CAS单元构成，其中两个操作数均为正。流水逻辑框图如上图12所示1.3 设计环境(1)硬件环境伟福COP2023型计算机构成原理试验仪Ce)P2023计算机构成原理试验系统由试验平台、开关电源、

6、软件三大部分构成。试验平台上有寄存器组RO-R3、运算单元、累加器等构成。COP2023计算机构成原理试验系统各单元部件都以计算机构造模型布局，系统在试验时虽然不借助PC机，也可实时监控数据流状态及对aJ与否，试验系统的软硬件对顾客的试验设计具有完全B开放特性，系统提供了微程序控制器和组合逻辑控制器两种控制器方式，系统还支持手动方式、联机方式、模拟方式三种工作方式，系统具有完善的寻址方式、指令系统和强大的模拟调试功能。COP2023集成调试软件COP2023集成开发环境是为COP2023试验仪与PC机相连进行高层次试验的配套软件，它通过试验仪B串行接口和PC机的串行接口相连，提供汇编、反汇编、

7、编辑、修改指令、文献传送、调试FPGA试验等功能，该软件在Windows下运行。(2) EDA环境Xi1inxfoundationf3.1设计软件Xi1inxfoundationf3.1是Xi1inx企业的J可编程期间开发工具，该平台功能强大，重要用于百万逻辑门设计。该系统由设计入口工具、设计实现工具、设计验证工具三大部分构成。第2章详细设计方案2.1 功能模块的设计与实现阵列除法器的底层设计包括25个CAS模块，这个CAS模块由2个或门、4个与门和3个异或门逻辑组合而成。2.1.1 细胞模块的设计与实现(1)创立细胞模块设计原理图。细胞模块原理构造图如图2.1所示。图2.1细胞块逻辑框图(2

8、)创立元件图形符号为了能在图形编辑器中调用CAS芯片需要把它封装,可利Xi1inxfoundationf3.1编译器中的如下环节实现：Too1s=Symbo1WiZard=下一步。其中XINYINPINCIN为四个输入信号，YUoUT、YOUTPOUTCoUT为四个输出信号。用其元件图形符号如图2.2所示:U108XINYUOUTYINYOUTPINPOUTCINCOUTYANG图2.2细胞元件图形符号(3)功能仿真对创立的取补模块进行功能仿真，验证其功能的对的性，可用Xi1inxfoundationf3.1编译器0SimUIator模块实现。仿真成果如图2.4所示:取1ogicSimu1at

9、or-Xi1inxFoundationF3.1is-WaveformVieWer图2.3细胞模块仿真成果表2.1细胞模块真值表输入信号输出信号XINYINPINCINYUOUTYOUTPOUTCOUT1111011100110011101110111110111000101010101000111101110100011000I0010001110001010000000010001000将仿真成果与细胞模块的输入、输出信号真值表相对比可知，细胞模块的仿真成2.1.2 除法器模块的设计与实现(1)创立除法器模块设计原理图。除法器模块原理构造如图2.4所示:图2.54除法器原理模块框图(2)创立

10、元件图形符号为了能在图形编辑器中调用YANG芯片，需要为除法器模块创立一种元件图形符号，可利Xi1inxfoundationf3.1编译器中0如下环节实现：Too1s=Symbo1WiZard=下一步。其元件图形符号如图2.5所示:（3）功能仿真U54F,SOXOS1X1S2X2S3X354X4YUOYOYU1Y1YU2Y3YU4Y4SSS图2.5选择器元件图形符号对除法器模块进行功能仿真，验证其功能的1对的!性，可用Xi1inxfoundationf3.1编译器日勺Simu1ator模块实现。仿真成果如图2.6所示:1ogicSimu1ator-Xi1inxFoundationF3.1is-

11、WaveformViewer0国:i1eSigna1WaveformDeviceOptionsToo1sViewWindowHe1pS.8usHj勾!FirNiona1;oI1O小二1|Break用浦11111i11111二iDDD：DDDJPXOX1X2X3X4YOY1Y2Y3Y4SOS1S2?=Zs二_Cs二:二士?-7-1I-Ip-I_EEE卜卜IirEFF-III-IJI-S3S4YUOYU1YU2YU3YU4卜匕-1-二E卜J1_(I-IIIpI_J-II1III卜卜0.0!HIIi1Hi11mi1mi1mi1mi1mi111111K1Ii1Ii1Ii1mi1mi1HIIiinIi1

12、It1S0nadiv111UBOOniIui1.5us2us2.5us3us3.Sus4u4.5uSus5.5图2.6除法器模块仿真成果图（3）功能仿真对创立的乘数补码移位寄存器模块进行功能仿真，验证其功能的对的性，可用Xi1inxfoundationf3.1编译器的Simu1ator模块实现。仿真成果如图2.10所示：2.2 仿真调试仿真调试重要验证设计电路逻辑功能、时序时对B性，本设计中重要采用功能仿真措施对设计的电路进行仿真。(1)建立仿真波形文献及仿真信号选择功能仿真时，首先建立仿真波形文献，选择仿真信号，对选定B输入信号设置参数，选定的仿真信号和设置的!参数如表2.2所示。输入信号输

13、出信号XO0YO0SO0YUO0X11Y11S11YU10X20Y21S21YU21X31Y30S30YU31X41Y41S41YU41P1XO0YO0SO0YUO1X11Y11S11YU11X21Y20S20YU20X31Y31S30YU30X40Y41S41YU41P1表2.2仿真信号有关参数表(2)功能仿真成果与分析仿真成果分别如图2.6所示,仿真数据成果如表2.2所示。对比图2.6和表2.2,多组功能仿真成果均对的，进而阐明此电路设计的对的性。参照文献1曹昕燕EDA技术试验与课程设计M.北京：清华大学出版社，20232范延滨.微型计算机系统原理、接口与EDA设计技术M.北京：北京邮电大学