群雄竞逐3D封装.docx

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1、群雄竞逐3D封装2022/4/23在逐步进入后摩尔定律时代的过程中，要延续摩尔定律的寿命，唯有解开后端封装”技术的瓶颈，所以近几年晶圆代工大厂的发展重心,已逐渐从过去追求更先进纳米制程，转向封装技术的创新。诸如三星、台积电、英特尔等晶圆代工巨头纷纷跨足封装领域，3D封装技术无疑开始成为巨头角逐的重要战场。为什么需要2.5D/3D封装？大多数集成电路制造商的商业现实是，即使资本支出在增加，节点迁移和晶圆尺寸的变化也在放缓。为了保持电路小尺寸、低成本和高性能优势，制造商在工艺上采用更新的芯片封装，如2.5-D集成电路和3-D集成电路。与传统的封装相比，这些先进的封装技术(其中许多仍处于起步阶段)有

2、望提供更高的芯片连接性和更低的功耗。鉴于这些优势，先进封装技术的应用似乎不可避免。根据Mordorintelligence的统计，先进封装市场在2018年的估值为33.581亿美元，预计到2024年将达到6937.73亿美元，在预测期间(2019-2024)的CAGR为10.66%o随着对人工智能(AI)需求的增长，对半导体的需求将会大幅增加。Advanced Packaging MarketSummary20192024Source: Mordor Intelligence图1 :先进封装市场不断增长新兴的2.5DIC和3.0DIC技术有望扩展倒装芯片和晶圆级功能，通过使用插入器和TSV技术

3、，可以将多个芯片垂直堆叠在一起。TSV叠加技术允许在不增加芯片尺寸的情况下，将更多的功能封装到芯片中，并且插入层（其实质上执行路由功能）用于缩短通过集成电路的关键电路径，从而产生更快的输入和输出。根据估计，使用先进封装技术封装的应用处理器和存储器芯片将面积减少约30%或40% ,比使用旧技术封装的芯片快两到三倍，可节省高达40%或更多的功耗。当然,对2.5DIC和3.0DIC技术的需求取决于一系列因素，包括低端智能手机，平板电脑，可穿戴设备和其他相关消费品的蓬勃发展市场，以及多个半导体公司的生态系统（不仅仅是几个大公司）致力于升级到更新的封装技术。不过在制定任何战略或工艺变革之前，半导体厂商必

4、须考虑到先进封装市场的发展方向。这种工艺。对于IC制造商和代工厂而言，终端封装是半导体制造工艺中最小和利润最低的部分。整个封装过程产生了一系列前端，中端和后端活动，这些活动是在集成电路设计之后但在芯片测试开始之前进行的。从头到尾的关键封装活动包括钻孔（蚀刻，光刻和绝缘），绝填充绝缘孔以实现连接性，研磨晶片表面以露出铜柱（也称为透镜），使柱子碰撞软化表面，芯片堆叠和芯片测试。IC制造商倾向于在此过程中管理许多前端活动，但大多数中期和后端活动都是由专门从事外封装配和测试（OSAT）的代工厂完成的。与IDM市场相比，OSAT市场更加分散；领导该细分市场的四家公司的总销售额仅占整个OSAT市场的45%

5、0 OSAT玩家的利润率较低（OSAT约为20%，而IDM为40% ）,材料和劳动力成本较高，而且主要是在提高运营效率而非创新。但这里面机会与风险是并存的，现在市场上仍存在很多关于2.5DIC和3.0DIC技术的不确定性。例如，何时以及如何采用这些新的封装配置,谁将在市场中占据主导地位，以及中国将扮演的角色。作为早期采用者，存在很大的风险和投资（时间和金钱），例如，第一批推动者需要帮助将多种技术标准降低到少数，并且需要重新考虑他们在制造业价值链中的角色。所有半导体行业的公司（例如，内存供应商，逻辑制造商，代工厂和封装分包商）必须探索战略联盟和合作伙伴关系，以确保开发出可行的先进封装生态系统。对

6、于IC制造商，代工厂和其他公司来说，还有可能在定价和数量方面赢得竞争对手。因此，半导体企业在高级封装方面面临着至关重要的决策，他们的目标是成为先行者还是快速追随者决定了这些选择的复杂程度。这是什么?在半导体开发的最后阶段，一小块材料（硅晶片，逻辑和存储器）被包裹在支撑壳中，以防止物理损坏和腐蚀，并允许芯片连接到电路板。典型的封装配置包括20世纪80年代的无引线芯片载体和pin-gri阵列，2000年代的系统级封装和封装叠层设置，以及最近的二维集成电路技术，如晶圆级别，倒装芯片和硅通孔封装。如图2所示。Integrated-circuit packaging has evolved since

7、the 1970s.Advanced packaging1980s1970s1990s2000s如10sQuad flat Leadlesspackage chip carrier3QDICPackage packageSmalloutlinepackageDual in-linepackageQuad flat,oleadspackageChip-scalepackageP-gridarray3-DintegratedcircuitsBail-gridaay2.5-D integrateddreurtsSystem inpackageWafer-levelpackage图2 :集成电路封装自

8、20世纪70年代以来一直在发展2.5DIC和3.0DIC技术的复杂性以及生产它们的IC制造商和OSAT代工厂的经济性意味着IDM和代工厂仍然需要处理前端工作，而OSAT仍然最适合处理后端流程，例如通过显示，碰撞，堆叠和测试。后者的活动依赖于内插器制造，这是一种对技术要求低且成本敏感型的工艺。但是，正如图3所示，中间正出现一个灰色地带，在早期采用2.5DIC和3.0DIC技术阶段JC制造商可能需要重新考虑他们在这个生产阶段的作用，探索在承担更高的工艺和实施成本以及获得更好的性能和竞争力之间的权衡。Gray area3.ODIC1 25DIC22.0DIC3Front-end wafermanuf

9、acturing,for instance, via dryingand copper fillingMiddle manufacturingstages, for instance,via reveal and bumpingTraditional scopeof outsourced-assemb!y-ad-testplayersWho owns the gray area?Backend wafermanufacturing,assembly ad testl3-D integrated circuits.22.5-D integrated circuits. l J LLZ- 11.

10、-r j32-D integrated circuits.图3 :谁将拥有灰色地带?事实上，市场很可能不会整体波动。不同的部门可能会根据投资的相对效益和竞争水平进行转型。生产高端应用处理器、高端图像传感器、企业内存设备、图形处理单元和中央处理单元的IDM和代工厂可能是最先采取行动的企业之一。一些领先的图形处理单元和高端内存产品已经处于早期采用阶段。但是那些在低端产品的集成电路，如低端到中端手机的基带，可能会在后期过渡。早期采用者可能包括如英特尔、三星、和台湾半导体制造等公司，那些具有足够的规模来提高体积，降低成本，减少风险足够，以便其他人也会效仿的公司。随后，快速跟随者可能会发现更容易进行转换

11、,但也可能仅限于与先行者合作，作为他们从先进的打包技术中获取成本和性能优势的唯一方法。对于他们来说，一些OSAT代工厂也准备通过与更大的代工厂合作，为无晶圆厂的玩家提供2.5DIC和3.0DIC技术。例如，Amkor Technology的客户群包括全球大多数主要的无晶圆厂制造商，该公司一直在与Xilinx就TSV技术相关的资格进行密切合作。晶圆厂的你追我赶台积电说到晶圆厂的封装布局领先者当属台积电，早在2008年底台积电成立导线与封装技术整合部门，正式进军封装领域。台积电的3D封装工艺主要分为前段3D封装和后段3D封装，通过后段3D封装是获得了一个可以直接使用的芯片，而使用前道封装则只是获得

12、了一个异构芯片，还需要我们进行封装才能获得可用的芯片。台积电的前段封装技术有SoIC和WoW :SoIC : 2018年4月的美国加州圣塔克拉拉第二十四届年度技术研讨会上，台积电首度对外界公布创新的系统整合单芯片(SoIC)多芯片3D堆叠技术。SoIC属于台积电的前段3D封装工艺。根据台积电在第二十四届年度技术研讨会中的说明，SoIC是一种创新的多芯片堆叠技术，是一种晶圆对晶圆的键合技术，SoIC是基于台积电的 CoWoS(Chip on wafer on Substrate)与多晶圆堆叠(WoW)封装技术开发的新一代创新封装技术，可以让台积电具备直接为客户生产3DIC的能力。WoW : Wa

13、fer-on-Wafer （WoW ,堆叠晶圆），就像是 3D NAND 闪存多层堆JL样，将两层Die以镜像方式垂直堆叠起来，有望用于生产显卡GPU ,创造出晶体管规模更大的GPU0台积电的前段封装技术，如2.5D的高端封装技术CoWoS ,以及经济型的扇出型晶圆InFO都非常成功，止匕外，台积电还推出了另类的InFO工艺SoW ( System on Wafer) z台积电方面表示，这两个封装技术将会在公司的先进封装布局中扮演重要角色。而今年4月，台积电宣布完成全球首颗3DIC封装，预计将于2021年量产。英特尔英特尔虽然在io nm工艺技术上延迟4年，导致全球芯片制造的龙头宝座拱手让给台

14、积电，但从2019年开始，英特尔展开绝地大反攻。9月初，在上海ICChina上，英特尔制程&封装部门技术营销总监Jason Gorss表示：多年来业界并没有在先进封装上投入太多精力，但近年来情况发生了变化。先进封装已成为各公司打造差异化优势的一个重要领域，以及一个能够提升性能、提高功率、缩小外形尺寸和提高带宽的机会。今年年初，英特尔提出的Foveros 3D立体芯片封装技术，对上台积电的SoIC技术，Foveros 3D封装技术带来了 3D堆叠的显著优势,可实现逻辑对逻辑(logic-on-logic )的集成，为芯片设计提供极大的灵活性。为了在封装技术全面大反攻，英特尔也大力借助小芯片(ch

15、iplet)概念，让存储和运算芯片能以不同组合堆叠，Foveros这项3D封装技术可以将产品分解成更小的小芯片。其首款产品为Lakefield ,也是英特尔首款使用3D封装技术的异质整合处理器。Lakefield处理器能在单一芯片中将多个小芯片以及其他多个运算单元打包在一起，靠的就是Foveros 3D封装技术。在今年7月,英特尔又推出了一系列全新封装基础工具,包括将EMIB和Foveros技术相结合的创新应用(Co-EMIB ),全方位互连(ODI)技术，和全新裸片间接口( MDIO )技术。英特尔推出的Co-EMIB 技术可以理解为EMIB和Foveros两项技术的结合，在水平同物理层互连和垂直互连同时，实现Foveros 3D堆叠之间的水平互连。Co-EMIB技术能够做到不管是2D水平互连还是3D堆叠互连，单片与单片之间都