半导体行业市场分析研究.docx

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1、半导体行业市场分析研究一、“超越摩尔定律”,先进封装崛起1.1 Chip1et:“后摩尔时代”半导体技术发展重要方向后摩尔时代经济效能提升出现瓶颈，ChiP1et技术应运而生。随着半导体制程节点的持续演进，短沟道效应以及量子隧穿效应带来的发热、漏电等问题愈发严重，追求经济效能的摩尔定律日趋放缓。在此背景下，产业开始思考将不同工艺的模块化芯片，像拼接乐高积木一样的方式用先进封装技术整合在一起，成为一个异构集成芯片，在提升性能的同时实现低成本和高良率，这就是芯粒（ChiP1et）技术。Chip1et的概念源于Marve11创始人周秀文博士在ISSCC2015上提出的Mochi（ModuIarChi

2、p,模块化芯片）架构，伴随着AMD第一个将小芯片架构引入其最初的Epyc处理器Nap1es,Chip1et技术快速发展。2023年3月，ChiP1et的高速互联标准UCIe（Universa1Chip1etInterconnectExpress,通用芯粒互联技术）正式推出，旨在芯片封装层面确立互联互通的统一标准。图41:AMDChip1et架构流逝显著降本优势延续摩尔定律。Chip1et技术迅速发展的原因得益于其在降低成本并提升芯片性能方面的独特优势，主要体现在以下几个方面：1）小面积设计提升芯片良率：传统的良率模型假设缺陷在晶圆上随机散布，并且芯片上任何地方的缺陷都会使其无法使用，所以大面积

3、芯片比小面积芯片更可能包含缺陷，造成芯片良率与芯片面积直接相关。一般来说，裸芯（Die）的面积越小，在缺陷概率一定的情况下，整体的良率就越高。2）更低能耗更高性能：在速度方面，采取3D封装技术的ChiP1et缩短了线路传输距离，指令的响应速度得到大幅提升，寄生性电容和电感也得以降低，此外，用更多更密集的I/O接点数，电路密度提升即提高功率密度。3D封装由于采用更细小、更密集的电路，信号传输不需要过多的电信号，从而功耗也会相应降低。3）IP快速复用降低设计成本和复杂度，有助于产品快速迭代：随着先进工艺的不断推进，基于越先进的工艺来设计芯片，其面临的复杂度和设计难度也将大幅提升，同时设计成本也将直

4、线上升。如果在芯片设计阶段，就将大规模的SoC按照不同的功能模块分解为一个个的芯粒，那么部分芯粒则可以做到类似模块化的设计，而且可以重复运用在不同的芯片产品当中。这样可以极大降低芯片设计的难度和设计成本，同时也有利于后续产品的迭代，加速产品的上市周期。例如，AMD在第三代锐龙（RyZen）处理器上复用了第二代霄龙（EPYC）处理器的IOChip1et,这种复用不但可以将“老旧制程”生产的Chip1et继续应用到下一代产品中以节约成本，更能极大地节约设计、验证和生产周期并降低失败风险。国46.AMD1oehiPIet的复用4）针对性选取制程工艺降低制造成本：将SoC进行Chip1et化之后,不同

5、的芯粒可以根据需要选择合适的工艺来分开制造，然后再通过先进封装技术进行组装，不需要全部都采用相同制程的工艺在一块晶圆上进行一体化制造，这样可以极大地降低芯片的制造成本。对于密集封装的逻辑和存储器，7nm晶体管比16nm晶体管便宜，但I/O接口通常具有模拟电路和其他无法从较小节点中受益的大型功能。因此,许多小芯片设计将I/O功能隔离到在旧节点中制造的单独芯片中。一些逻辑电路（例如加速器）可能不需要以与主处理器相同的最大时钟速率运行，因此可以在中间节点中制造，使用较旧的工艺技术可以将这些小芯片的制造成本降低多达50%o先进制程及超大芯片最受益Chip1et技术。综合考虑以上几点优势，The1in1

6、eyGroup对Chip1et技术的经济效益进行过模拟分析，其案例对比中包括一个几乎没有冗余面积的大芯片（60Omm2,80%有效面积）和一个大的有机BGA封装（6OmmX60mm）被分成四个相同的小芯片。摩尔定律减缓带来了小芯片的设计需求，性能提升、成本降低以及大芯片的缺陷问题是Chip1et设计成为趋势的三大推动因素。总体来说,Chip1et是“后摩尔时代”半导体技术发展重要方向，国外各大厂商持续布局，且均已形成一定规模和应用。据数据统计，2018年全球Chip1et市场规模约为8亿美元，预计未来随着行业的不断发展，ChiPIet市场规模有望迎来加速增长。先进封装市场有望实现高增长。先进封

7、装是实现Chip1et的重要方式,根据数据统计，2023年全球先进封装市场规模374亿美金，到2027年有望达到650亿美金，2023-2027CAGR10%o从整个封装行业的占比来看，先进封装有望在2027年超过50%,即超过传统封装的市场规模。先进封装中嵌埋式、2.5D/3D,倒装技术都将实现高复合增速。1.2 海外龙头先进封装布局如火如荼AMD多年来始终走在封装技术革新前沿。AMD于2015年在GPU市场推出高带宽内存(HBM)和2.5D硅中介层技术，引领业界以小尺寸获得最佳内存带宽。在2017年引入MCM封装技术。2019年推出了业界首创的基于小芯片的技术，在同一封装内对内核和IO使用

8、不同的工艺节点，从而显著提高性能和功能。2023年宣布与台积电合作开发3DChip1etAMD的3DChip1et技术名为3DV-Cache,实现的关键技术包括硅通孔(TSV)和混合键合(HybridBonding)o3DV-Cache使得AMD能够在CPU上堆叠缓存，首款采用该技术的产品为RyZen75800X3D。其中混合键合技术来自于台积电的SoIC,使用铜对铜直接键合，没有任何类型的焊料凸点。因此其连接密度为2D封装的200倍，互联密度是微凸块(MiCrOBUmP)的15倍，集成度大大提高。SA12:AMD使用3DCHIP1ET封装柒构ENGINEERINGTHE3DCHIP1ETAR

9、CHITECTUREUpto80fe2en3-CCD台积电入局先进封装，3DFabric技术平台势头正盛。台积电于2011年开始布局先进封装，当前其3DFabric包含前端SoIC技术和后端COWoS、InFO封装技术。前端芯片堆叠技术，如ChiP-On-Wafer和晶圆Wafer-On-wafer,统称为“So1C”。其特点是在不实用后段集成中的凸块的情况下，将芯片堆叠在一起。SoIC的设计实际上是在创造键合界面，这样芯片就可以直接叠在芯片上面。SoIC是台积电异构小芯片封装的关键，具有高密度垂直堆叠性能，与CoWoS和InFO技术相比，SoIC可以提供更高的封装密度和更小的键合间隔。此外,

10、SoIC还可以与CoWoSZInFO共用，基于SoIC的CoWoS或InFO封装将会带来更小的芯片尺寸，实现多个小芯片集成。CoWoS发展势头不减，中介层迭代组合助推成本与性能兼具。台积电的CoWOS平台包含COWOS6/R/1,为高性能计算应用提供最佳性能和最高集成密度，提供了广泛的硅中介层尺寸、HBM数量和封装尺寸。COWoS-S采用硅中介层，可以为高性能计算应用提供最佳的性能和最高的晶体管密度；CoWoS-R利用InFO技术，利用RD1中介层进行互连，更强调小芯片间的互连；CoWoS-1结合了CoWoS-S和InFO技术的优点，使用夹层与1SI（局部硅互连）芯片进行互连，使用RD1层进行

11、电源和信号传输，提供了最灵活的集成。英伟达、博通、谷歌、亚马逊、NEC、AMD、赛灵思、Habana等公司已广泛采用CoWoS技术。台积电的InFO技术使用po1yamidefi1m代替CoWoS中的硅中介层,从而降低成本和封装高度，这两个因素都是其实现大规模应用的重要条件。InFo具有高密度的RD1,适用于移动、高性能计算等需要高密度互连和性能的应用。台积电的InFO分为InFo_PoP和InFC1OS,前者是行业中首款3D晶圆级扇出封装，可应用在移动手机的AP和DRAM；后者具有更高密度的RD1,可集成多个用于5G网络的逻辑芯片。相对来说，CoWoS的性能更好，但成本较高；InFO则采用R

12、D1代替硅中介层，无须TSV,性价比更高。Inte1emib引领低成本2.5D异构封装，FOVerOS提供高性能3D堆叠解决方案。英特尔的嵌入式多管芯互联桥接封装技术（EMIB）是2.5D硅中介层的替代方案，异构集成模拟设备、内存、CPU、ASIC芯片以及单片FPGA架构，提供了更简单的制造流程、更高的性能、更强的信号完整性以及更低的复杂性。Foveros技术是高于EMIB技术的3D芯片堆叠技术，利用晶圆级封装能力，适用于小尺寸、低功率或有极端内存带宽要求的情况，包含Omni和Direct两代扩展。2023年英特尔发布的1akefie1d芯片，是首款基于Foveros3D立体封装技术的芯片，采

13、用1个大核+4个小核的混合CPU设计。Inte1预计FoverosOmni技术将在2023年规模量产。三星目前主要的先进封装方案包括1Cube、X-CubeR-CUbe、H-Cube四种。a）Cube：2.5D硅中介层技术，可将逻辑设备水平连接到HBM模块。根据硅中介层的形式分为两种组装工艺：基板-芯片CoS（ChiponSubstrate）和晶圆芯片CoW（ChiponWafer）oCoS主要优势可以中间测试，中间测试可以避免在HBM模块安装之前安装任何无效的硅中介层或逻辑芯片。COW主要优势是尺寸更大，可以选用较大的硅中介层。CoS适用于开发低成本的2.5D封装方案，CoW适用于多HBM模

14、块方案。b）R-Cube:低成本2.5DRD1中介层技术，通过高密度RD1将逻辑与逻辑、逻辑与HBM模块连接，具有更快的周转时间和更好的信号/电源完整性，设计灵活性较好。c）H-Cube:2023年11月最新推出的2.5D封装解决方案，基板整合ABF和HD1用于开发大型和低成本的封装。d）X-Cube:2023年8月推出的3D封装方案，包括晶圆-芯片（CoW）、晶圆晶圆（WOW）和硅通孔（TSV）技术，实现高密度高性能封装。先进封装作为Chip1et的重要部分，其四大要素分别为RD1（Re-distributed1ayer,重布线层）、TSV（ThroughSi1iconVia,硅通孔）、Bu

15、mp（凸点）和Wafer（晶圆），RD1起到XY平面电气延伸的作用，TSV起到Z轴电气延伸的作用，BUmP起到界面互联和应力缓冲的作用，Wafer作为集成电路的载体以及RD1和TSV的介质和载体。接下来我们围绕这四大要素，讨论关键工艺相关的设备、材料供应链。二、RD1重布线一一晶圆级封装关键工艺RD1(Re-distributed1ayer,重布线层)技术是晶圆级封装关键技术。由于在设计芯片时只有极少数芯片的I/O端口是按照面阵列形式来进行设计的，因此需要重布线技术，在晶圆表面利用金属层与介质层形成相应的金属布线图形，将原来设计的芯片线路焊盘重新布线到新的、间距更宽的位置，使芯片能适用于更有效

16、的封装互连形式。RD1可以改变线路I/O端口原有的设计，加大I/O端口间距，提供较大的凸块焊接面积，减小基板与元器件间的应力，提高元器件的可靠性。此外封装工艺RD1可取代部分芯片线路，以缩短芯片开发时间。W219：采用RD1技术的2.5D样找标示亳图在晶圆级封装中，RD1是最为关键的技术，通过RD1将IoPad进行扇入Fan-In或者扇出Fan-OU3形成不同类型的晶圆级封装。在2.5DIC集成中，除了硅基板上的TSV,RD1同样不可或缺，以台积电CoWoS-S为例，其在中间层上下都布有宽间距的RD1层，通过TIV(ThroughinterposerVia)进行信号和电气传递，在高速传输中提供低损耗的高频信号。在3DIC集成中，对于上下堆叠是同一种芯片，通常TSV就可以直接完成电气互联功能了，而堆叠上下如果是不同类型芯片，则需要通过RD1重布线层将上下层芯片的IO进行对准，从而完成电气互联。随着工艺技术的发