DDRDDR2DDR3DDR4LPDDR区别.docx

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1、DDR、DDR2、DDR3、DDR4、1PDDR区别1什么是DDRDDR是DoUb1eDataRate的缩写，即“双比特翻转DDR是一种技术，中国大陆工程师习惯用DDR称呼用了DDR技术的SDRAM,而在中国台湾以及欧美，工程师习惯用DRAM来称呼。DDR的核心要义是在一个时钟周期内，上升沿和下降沿都做一次数据采样，这样400MHz的主频可以实现800Mbps的数据传输速率。2每一代DDR的基本区别3关键技术解释3.1 VTTVTT为DDR的地址线，控制线等信号提供上拉电源，上拉电阻是50左右。VTT=I/2VDDQ,并且VTT要跟随VDDQ,因此需要专用的电源同时提供VDDQ和VTTo例如芯

2、片TPS51206DSQT,1P29960用专门的电源芯片，还有一个重要的原因，在F1y-by的拓扑中，VTT提供电流，增强DDR信号线的驱动能力。DDR的接收器是一个比较器，其中一端是VREF,另一端是信号，例如地址线A2在有VTT上拉的时候，A2的信号在0和1.8V间跳动，当A2电压高于VTT时，电流流向VTTo当A2低于VTT时，VTT流向DDR。因此VTT需要有提供电流和吸收电流的能力，一般的开关电源不能作为VTT的提供者。此外，VTT电源相当于DDR接收器信号输入端的直流偏执，且这个偏执等于VREF,因此VTT的噪声要越小越好，否则当A2的状态为高阻态时，DDR接收器的比较器容易产生

3、误触发。上文说过，VTT相当于DDR接收器的直流偏执，其实如果没有VTT,这个直流偏执也存在，它在芯片的内部，提供电流的能力很弱。如果只有1个或2个DDR芯片，走F1yby拓扑，那么不需要外部的VTT上拉。如果有2个以上的DDR芯片，则一定需要VTT上拉。3.2 PrefetchPrefetch字面意思就是预存取，每一代的DDR预存取大小不同，详见第2章中表格。以DDR3为例，它的PrefetCh=8n,相当于DDR的每一个IO都有一个宽度为8的buffer,从IO进来8个数据后，在第8个数据进来后，才把这8个数据一次性的写入DDR内部的存储单元。下图是一个形象的解释，同时我们关注一下几个速率

4、。DDR3的时钟是800MHz,DataRate是1600Mbps,由于这个Buffer的存在，DDR内部的时钟只需要200MHz就可以了（注意DDR内部不是双比特翻转采样）。C1ock=800MHzBufferPrefetch=8nInterna1CIock=IOOMHzDataRate=1600Mbps我们来做一个频率对照表，如下:DDRPrefetch外部时钟MHz数据率MbpsDDR4002200400DDR2-5334266533DDR2-6674266667DDR2-8004400800DDR3-106685221066DDR3-133386671333DDR3-160088001

5、600DDR内部的最小存储单元(Ibit)是一个晶体管+一个电容，电容会放电，需要不断的“刷新(充电)才能保持正常的工作状态，由于电容充放电需要时间，DDR内部的频率受限于此，很难提高，目前技术一般在100200MHz因此需要用PrefetCh技术来提内部数据高吞吐率(其实就是串并转换原理)。PrefetCh位宽的提高，是DDR2,3,4非常显著的变化。第一段提到，对于DDR3,在第8个数据进来后，FIFO满了，然后才把这8个数据一次性的写入DDR内部的存储单元，那么必须要求DDR的内部时钟和外部时钟有一定的约束关系，FIFO满的时候一定是以DQS下降沿采样结束的，数据手册中对DQS的下降沿与

6、CIk有一个建立时间和保持时间的约束要求的目的原来是这样。3.3 SST1SST1(StubSeriesTerminated1ogic)接口标准也是JEDEC所认可的标准之一。该标准专门针对高速内存(特别是SDRAM)接口。SST1规定了开关特点和特殊的端接方案。SST1标准规定了IC供电，IO的DC和AC输入输出门限，差分信号门限，Vref电压等。SST1_3是3.3V标准，SST1_2是2.5V标准，SST18是1.8V标准，SST1-.15是1.5V。SST1最大的特点是需要终端匹配电阻，也叫终端终结电阻，上拉到VTT(12VDDQ)o这个短接电阻最大的作用是为了信号完整性，特别是在1拖

7、多的F1y-by走线拓扑下，还能增强驱动能力。OutputBuffer(Driver)3.4 Bank以下图为例，一个Bank中包含若干个Array,Array相当于一个表单，选中“行地址”和“列地址后，表单中的一个单元格就被选中，这个单元格就是一个bit。Bank中的所有Array的行地址是连在一起的，列地址也是。那么选中“行地址和列地址后，将一起选中所有Array的bit。有多少个array,就有多少个bit被选中。以DDR3为例，Data线宽度是32,PrefetCh是8,那么Array就有32x8=256.内部一次操作会选中256bit的数据。BankrkrraIy-F*AbJ行地址B

8、ank数量越多，需要的Bank选择线越多，DDR3有8个bank,需要3个BA信号BA02BA,行地址，列地址共同组成了存储单元的访问地址，缺一不可。3.5 DDR的容量计算下图是DDR3IGb的寻址配置，以其中128Mbx8为例说明，其中x8表示IO数据（DQ）位宽度。Configuration256Mbx4I彳ofBanks88BnkAddrCBAOB2BO-EutoPnXhXIrgCoPAioMPBCswitchonthef1yAi1/BC#A2BCROWAddresso-A1)oA1Co1umnAddressAo-9.Io-9Pagesize,IKBIKBDDR容量=2BankAdd心

9、S2WAddre5,281AddreSSXf=23214210x8=1GbPageSiZe=2。|AddreSSX位宽+81Bj）我的理解是，这个PageSiZe更像是逻辑上的一个页，并不是一个bank中，一行的所有bit,因为一行的所有bit要考虑PrefetCh克皮。上表是JESD-3D中的表格，RowAddress和Co1umnAddress都是真实需要寻址的地址，其他用途的地址比如A1O,A12或者A11等并没有计算在内。在计算时，不要因为有A13,就认为Co1umnAddress就是AO-A13o3.6 BurstBUrSt字面意思是突发，DDR的访问都是以突发的方式连续访问同一行的

10、相邻几个单元。进行BrUSt时，需要有几个参数：Burst1ength：一次突发访问几个列地址。Read/Write:是读还是写StartingCo1umn：从哪一列开始BurstBurst：突发的顺序。下图是DDR3中突发类型和顺序，Burst是通过A12/BC#选择的。但对于DDR,DDR2和DDR4,不一定就是通过A12/BC#,详见PIN定义章节。Burst1engthREAD/WRITEStartingCo1umnADDRESS(21O)bursttype-Sequentia1(decima1)A304ChopREADOOO00IIJUATXTfcT0I023.0J.T.T.T.T0

11、II30J2TT.TT1004S67.TT.TTI0I5,6J.4.T.T.T.TII0&745T6TTIII7.43AT.T.T.TWRrrEo.v.v0J23X.XXX1W456,7XX.XX8READ000OJA4.S670011.23,03,6.7.40I0230.1.6,7.4J0II30127.456I004.5.6.7.0J.23I0IS67.4J.230II06.7,423.0JIII7.4O.O.IJWRITEv.v.vOjA4.5673.7DDR的tRDC,C1,tAC在实际工作中，Bank地址与相应的行地址是同时发出的，此时这个命令称之为“行激活”(RowActive)o

12、在此之后，将发送列地址寻址命令与具体的操作命令(是读还是写)，这两个命令也是同时发出的，所以一般都会以“读/写命令”来表示列寻址。根据相关的标准，从行有效到读/写命令发出之间的间隔被定义为tRCD,即RAStOCASDeIay(RAS至CAS延迟，RAS就是行地址选通脉冲，CAS就是列地址选通脉冲），我们可以理解为行选通周期。tRCD是DDR的一个重要时序参数，广义的tRCD以时钟周期（tCK,C1ockTime）数为单位，比如tRCD=3,就代表延迟周期为两个时钟周期，具体到确切的时间，则要根据时钟频率而定，DDR3-800,tRCD=3,代表30ns的延迟。接下来，相关的列地址被选中之后，

13、将会触发数据传输，但从存储单元中输出到真正出现在内存芯片的I/O接口之间还需要一定的时间（数据触发本身就有延迟，而且还需要进行信号放大），这段时间就是非常著名的C1（CAS1atency,列地址脉冲选通潜伏期）。C1的数值与tRCD一样，以时钟周期数表示。如DDR3800,时钟频率为IoOMHZ,时钟周期为IOnS,如果C1=2就意味着20ns的潜伏期。不过C1只是针对读取操作。由于芯片体积的原因，存储单元中的电容容量很小，所以信号要经过放大来保证其有效的识别性，这个放大/驱动工作由S-AMP负责，一个存储体对应一个S-AMP通道。但它要有一个准备时间才能保证信号的发送强度（事前还要进行电压比

14、较以进行逻辑电平的判断），因此从数据I/O总线上有数据输出之前的一个时钟上升沿开始，数据即已传向S-AMP,也就是说此时数据已经被触发，经过一定的驱动时间最终传向数据I/O总线进行输出，这段时间我们称之为tAC（AccessTimefromC1K,时钟触发后的访问时间）。目前内存的读写基本都是连续的，因为与CPU交换的数据量以一个Cache1ine（即CPU内Cache的存储单位）的容量为准，一般为64字节。而现有的Rank位宽为8字节（64bit）,那么就要一次连续传输8次，这就涉及到我们也经常能遇到的突发传输的概念。突发（BUrSt）是指在同一行中相邻的存储单元连续进行数据传输的方式，连续传输的周期数就是突发长度（BUrSt1engths,简称B1）。在进行突发传输时，只要指定起始列地址与突发长度，内存就会依次地自动对后面相应数量的存储单元进行读/写操作而不再需要控制器连续地提供列地址。这样，除了第一笔数据的传输需要若干个周期（主要是之前的延迟，一般的是tRCD+C1）外，其后每个数据只需一个周期的即可获得。