浅谈现代集成电路28nm芯片制造工艺A前端FEOL.docx

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1、浅谈现代集成电路28nm芯片制造工艺A（前端FEO1）全球90%以上集成电路都是CMOS工艺制造的，经历了半个多世纪发展进化，芯片集成度从一个芯片包含几十个器件进化到几十亿个器件。从上世纪60年代MOS器件采用铝栅工艺，70年代采用了硅栅工艺，铝线互连，进化到现代集成电路采用高K金属栅、超低k介质多层铜线互连，以及FD-SO1和FinFET立体结构。制造工艺也越来越复杂。下面就纳米级体硅平面型CMOS集成电路工艺流程，展现芯片先进制程不断丰富现代集成电路制造工艺。1）现将几种先进制程工艺简介如下：1.1. k金属命HKMG:随着集成度不断提高,器件几何尺寸不断缩小，工艺也在不断改进。经过50多

2、年发展，集成电路制造过程工艺越来越复杂，先进制程不断完善。首先为了抑制短沟道效应，提高栅极对沟道的控制能力，提高栅极电容,栅氧化层厚度不断减薄。对于厚度大于4nm的栅氧化层，Si2是理想的绝缘体，不会形成栅漏电流。当纯二氧化硅厚度小于3nm时，衬底的电子以量子形式穿过栅介质进入栅极，形成栅极漏电流。（量子隧穿）栅极漏电导致功耗增加，IC发热且阈值电压飘移，可靠性降低。为提高介质绝缘特性，当特征尺寸达到0.18m时采用氮氧化硅代替二氧化硅。特征尺寸进入90nm节点，单纯缩小厚度不能满足器件性能的要求了，于是采用提高氮氧化硅含氮量以增加介电常数匕但SiON厚度低于14A会严重遂穿，栅极漏电剧增。4

3、5nm节点之后氮氧化硅已经不能满足mos器件正常工作的要求，开始使用高k介质HfO2代替SiON来改善栅极漏电问题，同时采用金属栅解决费米能级钉扎和多晶硅栅耗尽问题。尽管在0.35m技术节点开始采用掺杂多晶硅与金属硅化物（WSi）金古（银）多晶硅化物栅叠层代替多晶硅栅，降低了多晶硅栅的电阻。但金属栅电阻要比金属硅化物还要小。高k金属栅HKMG.采用高k介质材料替代Si2。二氧化硅k=3.9,氮氧化硅k=47,高K介质（Hfo2和,HfSiON）=15250同样等效氧化层厚度时，高k材料的物理厚度是SiOz的36倍。因此用较厚的高k介质即避免了隧穿，又降低了等效氧化层厚度，所以能有效控制栅极通断

4、。EOT=（kkh）ThJHKMG分为前栅工艺和后栅工艺，45nm及以下HKMG由前栅工艺，（多晶硅栅中嵌入高k介质）技术取代了SiON作为栅氧化层。特征尺寸28nm及更小时，采用栅后工艺，（置换金属栅）。后栅工艺是先制作多晶硅临时栅和栅氧化层，在I1D完成之后刻蚀掉多晶硅临时栅和栅氧化层，由HKMG填充原来多晶硅栅极的位置。工艺对台阶覆盖均匀度要求高，要用原子层淀积A1D淀积高k介质和分别适合pmos与nmos功函数金属。PMe）S金属栅采用TiN,（或TaN）NMOS采用TiA1N（或TaA1N）作为功函数金属层。后栅工艺在淀积完功函数层后，要淀积阻挡层/粘附层Ti/TIN,在CVD铝子晶

5、层之后再淀积铝将金属栅极连接出去（用热铝）。本文后面图示较详细的制造过程。1.2. 避免热载流子注入采用轻掺杂漏1DD：为了提高集成度、提高工作速度降低功耗，器件尺寸不断缩小，但工作电压没有按比率缩小，60年代栅长1g=20m,工作电压5V,当栅长1=0.35m时工作电压3.3V,栅长1g=45nm时工作电压IV。（栅长缩小20m45nn=444倍，而电压缩小5V1V=5倍）可见工作电压没有按比例缩小。因此沟道电场强度E=VZ1g不断增强（漏极附近电场最强），导致载流子速度不断增加。它们碰撞电离产生新的热载流子进而发生雪崩效应，载流子越过SiSiO2势堡进入栅极形成栅电流（即热载流子注入效应）

6、。导致器件性能退化。为此采用1DD结构（轻掺杂漏：就是在栅极边界下方与漏源之间形成低掺杂的浅结扩展区，配合重掺杂漏源使漏区掺杂分布变缓，从而降低了漏区附近电场强度。这些浅漏源延伸区的漏源pn结面向沟道的结面积减小，距沟道稍远处连接掺杂较重的结深较深的漏源，形成缓变结使耗尽层相对沟道扩展范围较小）。1DD改善热载流子注入等短沟道效应。（mos器件工作时，载流子从源向漏运动。在漏端高电场获得能量，这些高能载流子不再与晶格保持热平衡，具有高于晶格热能（KT）的能量，故称为热载流子。当器件的漏源区电场能够穿过沟道区并开始对沟道区之间的势垒高度产生影响时，短沟道效应起作用。）见图1DD及电场分布示意。1

7、.3.1.4. 口袋注入：短沟道效应产生亚阈值漏电（栅压未达到强反型（关态）时，栅长0.25m或更小时漏源漏源耗尽区靠近,出现较大的漏源电流即亚阈值漏电）。为减少亚阈值电流，增加一次沟道离子注入即口袋（pocket）注入以增加沟道区和漏源区衬底的杂质离子浓度，减小漏源与衬底的耗尽区横向扩展宽度（防止漏源穿通）。见示意图口袋注入。口袋注入用于0.18以下的短沟道器件，（注入离子与阱同类型，n阱注入n型杂质，P阱注入P型杂质）注入深度大于1DD深度。1.5.1.6. 睡为了掩蔽1DD结构，防止重掺杂源漏离子注入影响轻掺杂漏，1DD位于侧墙正下方（详见前面的图1DD）。90nm以下节点采用双重侧墙，

8、多晶硅栅刻蚀完淀积一层氮氧化硅50150A成为补偿隔离，补偿隔离刻蚀后留下20A氧化层。1DD注入之后，再做主隔离如图71.7. 应力技术：特征尺寸90rm及以下时,短沟道效应亚阈值电流成为发展的阻碍，提高沟道掺杂在一定程度可抑制短沟道效应，但这样会增加沟道库伦散射，使载流子迁移率下降，导致器件速度降低。通过选择性外延应变硅技术可以提高载流子迁移率。（淀积硅在绝缘体上很难成膜，在硅衬底暴露区可外延生长之即选择性外延）NMOS漏源生长SiC,PMOS漏源生长SiGe.应变硅技术通过拉伸或压缩硅晶格达到器件尺寸不变的情况下,可提高器件性能的目的。此外，随着源漏结深减小，源漏区硅的厚度不足以形成金属

9、硅化物，而外延生长应变硅凸起则增加了与源漏区厚度。应变硅SiGe嵌入PMOS漏源区，在90nm逻辑芯片工艺首次使用。改善空穴迁移率和接触电阻。可调节阈值电压。器件性能增强。16金属硅化物：特征尺寸下降到025Um以下,为减小短沟道效应，结深不断缩小，使得有源区电阻增加。金属互联接触孔不断缩小也导致接触层电阻变大，为此采用金属硅化物减低漏源区及引线孔接触电阻（同时多晶硅也形成硅化物）。特征尺寸在0.5rn0.25m时采用淀积Ti形成钛金属硅化物，特征尺寸在0.18m65nm时采用金占C。金属硅化物。特征尺寸在65nm以下时采用Ni-Pt金属硅化物。（在银靶中加入5%10%的伯），银伯合金淀积后两

10、次RTA退火形成低阻的金属硅化物。（加入Pt有利于接触面均匀性，阻止银在硅中快速扩散而导致栅极产生翅膀型银硅化物。）去除没有反应的NiPt.用稀85王水或盐酸+双氧水。但常用硫酸+双氧水比HCI基效果好。为了保护Ni-Pt膜层用PVD淀积盖帽层TiN保护Ni-Pt膜.1.7.超低K介质，铜互连：超低k介质IMD铜布线，集成电路中多层金属布线层之间的介质厚度约0.5m,它们之间的分布电容不可忽略，特别是速度较快时。降低分布电容和连线电阻才能提高器件速度，因而采用铜布线互联同时采用低k介质层减少RC延迟。（0.13U以上使用铝互联线。0.13口以下铜互连）。深亚微米器件用低k介质（掺氟硅玻璃代替二

11、氧化硅减小寄生电容），0.25Um技术节点，RC延迟不可忽略了，要降低容抗。由C=KA/d知.因几何尺寸A/d不变，只能减小k。二氧化硅k=4.掺入某些元素，可以降低k。碳掺杂氧化硅CDO介电常数3.0.在65nm采用低k材料3.2,纳米器件用超低k材料2.5.空气隙架构2.0.从而降低C容抗。铜互联代替铝降低Ro例如:通孔1和金属2（双镶嵌）：淀积/MO2：SiCN5OA,含低k的PECVD氧化硅-黑金刚石6000A。光刻/刻蚀通孔，通孔中填充BARC并淀积一层1TO,（低温氧化物）光刻刻蚀，布线槽与通孔联通，去除BARC并清洗后淀积TaZTaN和铜种子层，铜电镀，CMP平坦化。重复上述达到

12、多层布线目的。最顶两层较厚，分别是无源元件电阻电容层和顶层铝电源线及封装用的键合压焊盘窗口。最后淀积氮氧化硅、硼磷硅玻璃、氮化硅层钝化层密封。18.化学机械抛光CMP：1990年0.8UIn开始采用化学机械抛光CMP,平坦化，由于特征尺寸不断减小，光刻线条越来越细，要保证在平面上极高的分辨率，光刻焦深灵敏度提高了。在凸凹不平的面上，有的地方分辨率会很低，导致光刻曝光边缘不清晰，腐蚀后图形变形，芯片的性能质量和可靠性受到威胁。因此光刻之前晶圆必须平坦。化学机械抛光CMP能够在化学反应和机械力作用下将晶圆精确均匀的把硅片抛光到所需要的厚度和平坦度。（氧化物抛光所用的磨料与铝抛光、铜抛光所用的磨料不

13、同。被抛光材料不同，磨料也不同）。CMP重要的一点是终点检测，即研磨到预期材料厚度时的检测。本工序当研磨到氮化硅层时，由于氮化硅密度、硬度比二氧化硅强度大，成为研磨抛光的阻挡层，阻止了过度研磨抛光。同时CMP也带来了对硅片的污染，包括磨料颗粒、被抛光材料残渣、磨料带来的化学沾污。还有CMP过程因压力而机械性的镶嵌入硅片表面的颗粒、由于静电力和范德华力而物理粘附在硅片表面的颗粒。CMP后的清洗非常重要，包括双面毛刷擦洗、兆声清洗、高压去离子水洗和旋转清洗干燥设备。为避免毛刷被颗粒沾污，要使用稀释氢氧化镂液体冲洗硅片和毛刷。有时清洗液中加入双氧水清洗或稀氢氟酸短时漂洗。现代的CMP设备将CMP工艺

14、与清洗工艺集成在一起形成硅晶圆“干进/干出”设备9.STI：90年代中期（1995年），浅槽隔离（STI）在0.35.18m节点ST1取代局部氧化隔离1OCOS工艺，提高了芯片面积利用率（器件之间隔离区所占的芯片面积随器件尺寸的减小相对增大，使得寄生电容增加，互连线延长，影响了集成度及速度的提高），精确的控制浅槽关键尺寸CD、沟槽深度和顶部圆角可提高芯片性能和良品率。ST1改善寄生晶体管及栓锁效应。集成电路芯片是数以亿计MoS晶体管紧密的集成在一个硅衬底（晶圆）上，硅衬底电阻率仅几十欧姆-厘米。为确保不同的器件相互之间的电学隔离（相互绝缘）。采用刻蚀浅槽填充厚二氧化硅淀积层形成隔离区。（众所周

15、知，PCB电路板上的各种元器件除了引线（含外壳）与电路连接之外，其他地方互相没有电连接关系，即互相隔离）。1.9.鸨栓塞：接触孔工艺中鸽栓塞抛光代替了铝反刻工艺。本世纪初铜互联从2001年开始从0.13m90nm65nm到2007年45nm2010年32nm28nm22nm.至今均采用铜互连。1.10.1/0接口电路与核心逻辑电路区工作电压不同，栅厚度不同,为了降低工作时功率消耗，核心逻辑电路应用较小的操作电压。例如芯片内部核心区电路操作电压11.3V.沟道长5070nm,栅介质2531,SD扩展结2030nm0而I/O电路（连接芯片外围电路的接口）电压1.8V/2.5V/3.3V.沟道长;1

16、00200nm,栅介质厚4O7A,漏源扩展结深3OO5OOA.核心区器件第一次栅氧化后氧化层被光刻漂洗掉，第二次生长核心区栅氧化层保留，I/O区器件则进行两次栅氧化，氧化层较厚。111硬撞膜：为了提高光刻的分辨率和较长时间的抗蚀性能，利用很薄的光刻胶涂在晶圆例如薄氮化硅Si3N4层上，光刻使图形转移到氮化硅上，刻蚀氮化硅，再以氮化硅为掩膜刻蚀晶圆，即可得到高分辨率的图形。这个氮化硅层称为硬掩膜。1.12两次曝光:二重图形技术：即叠加交叉曝光技术。如图甲：两次曝光，两次刻蚀，一层硬掩膜二重图形技术：即叠加交叉曝光技术。如图甲：使用一层硬掩膜，两次曝光，两次刻蚀，例如线曝光刻蚀间距为IOOnm的3个线条（1,3,5）,然后用与第一次光刻线条相距50nm的相同图案交叉曝光显影（如线条2,4。间距Ioonm）,亥U蚀得至U1,3,