一种基于FPGA的PXA270外设时序转换接口设计.docx

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1、一种基于FPGA的PXA270外设时序转换接口设计1引言ARCNET协议应用于高速动车组列车通信网络时,产生中央控制单元处理器PX270与专用协议控制器件C0M20020相连的时序不匹配问题，若用通用数字电路模块进行时序转换，PXA270需占用PX270专门的资源(CPU时间片)对C0M20020的寄存器、数据包缓冲区进行低速读写访问(对C0M20020的相邻两次读操作相隔至少300ns),这样将增加处理器的负担。基于这种现状，提出一种基于EEGA的PXA270外设时序转换接口设计方案,以FPGA为桥梁进行时序转换，并增加存储器直接访问DMa(DireCtMem匹yAeeeSS)功能，即FPG

2、A自动完成数据包的收发工作，PXA270则只需高速读写访问FPGA中的同步双口RAMo2时序转换接口整体设计2. 1FPGA对外接白采用FPGA连接PXA270处理器与外设以解决PXA270处理器与外设直接连接时的时序不匹配问题。如图1所示，FPGA从PXA270处理器获得地址总线(ADDRBUS17.14,ADDRBUS9.0),片选信号(SYSCS5),读允许(SYSoE),写允许(SYSWE),并提供双向数据端且DATABUS7.0(可根据实际应用修改为32位或16位等)，中断(interrupt)；同时，FPGA向COM20020提供特定的总线接口，包括COM20020_DS,C0M2

3、0020_CS,C0M20020_DIR,COM2002(1DATABUS7.0,COM2002(1ADDRBUS2.0等。CommunifpgaC1KINDATABUS7.0ADDRBUS9.0interruptADDRBUS17.14COM20020-DIRSYSCS5COM20020.CSSYSOECOM20020-DSSYSWECOM20020DATABUS(7.0COM2OO2O.ADDRBUS2.0)insi2cr11t7图1FPGA时序转换/为原理图3. 2内部功能实现PXA270和外设之间的连接是将FPGA中的双口RAM作为数据中转站，以此间接相连。该设计由以下4个功能模块组成

4、。(1)PXA270对外设指定寄存器单次写操作PXA270先将所要写的数据送人双口RAM,然后PXA270向FPGA的命令寄存器写入对该外设指定寄存器的单次写指令，然后FP-GA根据接收到的命令将RAM中的数据输出到外设数据总线，同时给出对外设的写时序。(2)PXA270对外设指定寄存器单次读操作PXA270先向FPGA的命令寄存器写入对该外设指定寄存器的单次读指令，此时，FPGA给出对外设的读时序，并驱动RAM的地址总线、写时钟等信号,将外设数据总线上的数据传送到RAM中。再延时1us,PXA270从RAM中读出数据。(3)PXA270对外设批数据写操作与单次写操作不同的是，PXA270需先

5、将所要写入的数据存储到RAM的连续空间，然后向FPGA的命令寄存器写入批数据写操作指令，FP-GA根据接收到的命令将RAM中的数据分次送至外设数据总线，且需保证向C0M20020的写时序与之同步。(4)PX270对外设批数据读操作由FPGA给出对外设的连续多次读时序将外设中的数据送人RAM,完成存储工作。PXA270等待批数据读完成中断发生后对RAM进行连续读。3功能模块设计4. 1时序发生模块设计C0M20020有80x-1ike和68x-1ike两种总线访问方式。这里中实现68x-Iike访问方式，图2为其读写访问时序。读写时序的共同要求为：片选信号CS必须先于DS至少5ns,并且只允许在

6、DS无效之后CS才能恢复为高电平；读写方向信号DIR应在DS有效前至少10ns建立；DS高电平宽度不小于20ns0两者的不同要求：写时序的地址总线先于操作脉冲DS至少15ns建立，DS低电平不小于20ns,数据总线有效数据必须在DS变高之前至少30ns建立，保持至DS变高后至少10ns；而读时序的地址总线先于片选信号至少15ns建立，DS低电平不小于60ns,DS变低到数据总线数据有效的间隔最大为40ns,DS变高到数据总线高阻抗的间隔最大为20ns,这是COM20020作为数据输出方给访问设备提供的特性。针对以上读写时序的要求，具体设计如下：D1R在一次操作中只有高或低电平一种可能，通过命令

7、寄存器在操作前事先给出，而后给出使能信号，DS在CS有效之后变低，而在CS无效之前变高，以便数据可靠锁存。图3为COM20020的时序原理图，从时序分析可得出如下设计方案：D1R用于指示操作是读还是写，DIR=iIf为读，否则为写。在操作前先对D1R赋值；在EN有效时选择CS,C1K的下一次上升沿变为有效。这样是给写操作对COM20020数据总线准备数据之用，不影响读操作；DS选择在CS有效的下一个C1K上升沿变为有效，但在CS无效前两个时钟周期给出上升沿，以满足“片选信号CS必须先于DS至少5ns,并且只能在DS无效之后恢复为高电平”，并且DS中间应有至少60ns的时钟宽度，因而保持3个C1

8、K周期有效。图4为CommandGenerator时序仿真图。采用计数器进行时序同步。以下给出VHD1源代码。PROCESS(EN,C1K)VARIAB1ECOUNTER:INTEGERRANGEBEGINIFEN=OTHENCOUNTER:=0;CS=7THENCOUNTERr=CE1SECOUNTERr=COUNTER+1;ENDIF;IFCOUNTER=1ANDC0UNTER=6E1SECS=2ANDC0UNTER=4E1SEDSCOM20020-DIRins2jENCommandGeneratorC1K2OMXUTPU匚COM2002O.CSIQUIfUTj-COM2OO2ODS图3C

9、OM220时序必二上图zs依流且图5为批数据从WRRAM向外设传送的连续时钟产生和自动地址生成原理图。其中，1pmom拄r为带有异步清零和进位信号的增计数；AutoAccessDataNumsOnce在EN=T时，产生一次批传送时钟，根据C0M20020的长面数胞传送要求，在CCESSTYPE=T时传送长数据包(512B),否则传送短数据包(256B)oFRE信号同时提供WRRAM的rdc1ock和1pm_counterO的c1ock信号。AccissttpeAVTOIRWC1K.20Htdt*noutputdtAIRJIDDMSSIRC1DCKCSDSJU1r1r1r1J1U_1111JTi

10、rXTrYTnCiFXrrnnC1r1r1r1r1r1r1r1nJ-111U11(a)批数据向RAM中写时序ACCESSPIAUTOtREMC1K.2(HxSdetain国outputdata图6为一次批数据向RAM中写，而后启动DMA传输，将数据从RAM送至C0M20020的时序仿真。在WRC1OCK上升沿时，RAM将datain总线上的数据存储到WR_AD-DRESS所指向的字节地址空间，WRC1OCK信号是由PXA270的WE信号与分配给RAM的片选信号（高电平有效）相与而得。对RAM进行模拟写时必须确保autowren无效（低电平）；在检验数据dma传输的RAM输出环节，wrc1ock

11、应不再出现上升沿信号，以防RAM同时读写造成输出不定值。此外，每个数据从OUtPUtdata端口输出时，CS、DS在一定延时后（1个C1K时钟周期）给时序产生留足够时间。需说明：COM20020内部有2K字节的RAM空间，用于存放待发送或已接收的数据包，在向RAM中写数据包前，指定该数据包的存放位置，然后将CoM20020中的指针自动移动位置1,则只需连续的向该RAM中写数据，而不必给出地址信号。3.3对外设指定寄存器操作对外设指定寄存器操作比批数据传送实现简单，只需将操作次数降为1次，并对COM20020的A2AO提供相应的地址即可。指定寄存器操作将数据存储在RAM的高512字节空间，并且只占用其中低8个字节，在PXA270编程时,需确保PXA270送入RAM的地址与命令寄存器中的RAM存储地址COMMANDBYTE2.0相对应。4结论本设计解决ARCNET协议专用器件应用于列车通信网络中的时序匹配问题，实现了PXA270处理器与COM20020的时序转换。此外，对扩展其他总线访问类型提供了参考框架，可通过修改CommandGenerator中C0M20020时序，实现不同外设总线访问类型的扩展；修改AutoAccessDataNun-SOnce中的ACCESSTYPE,可配置批数据操作的数据种类。