基于XC3S400PQ208 FPGA芯片实现异步FIFO模块的设计.docx

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1、基于XC3S400PQ208FPGA芯片实现异步FIFO模块的设计随着数空电壬系统设计规模的扩大，一些实际应用系统中往往含有多个时钟，数据不可避免地要在不同的时钟域之间传递。如何在异步时钟之间传输数据，是数据传输中一个至关重要的问题，而采用FIFO正是解决这一问题的有效方法。异步FIFO是一种在电工系统中得到广泛应用的器件，多数情况下它都是以一个独立厘左的方式在系统中应用。本文介绍一种充分利用FPGA内部的RAM资源，在FPGA内部实现异步FIFO模块的设计方法。这种异步FIFO比外部FIFO芯片更能提高系统的稳定性。1FIFO的基本结构和工作原理FIFO（FitInFirstOut）是一种采

2、用豆形存储结构的先进先出存储器。其使用一个双端且存储器存放数据，数据发送方在一端写入数据，接收方在另一端读出数据，能够协调好两个时钟域的工作，满足高时钟频率的要求。FIFO在FPGA设计中主要用来缓冲数据和隔离时钟或相位差异。访问FIFO时不需要地址线，只需要数据线和读写控制信号线，且数据地址由内部读写指针自动加1完成，因此利用F1Fo实现数据的缓存具有接且简单、读写方便的优点。根据FIFo的工作时钟，可将FIFO分为同步FIFO和异步FIFO。同步FIFO是指读时钟和写时钟为同一个时钟，在时钟沿来临时同时进行读写操作；异步FIFO是指读写时钟不是同一个时钟，而是相互独立的。实际上，工作在同一

3、时钟的FIFO很少用到，多数都是读写时钟独立的异步FIFO。本文设计的异步FIFo位宽为8,深度（即FIFO可以存储8位数据的个数）为1024。异步F1FO的结构如图1所示。双端口RAM存储器具有独立的读写端口。如果用一个单端口RAM存储器实现异步FIFO,还应该包含一个仲裁器来保证同一时刻只能有一种操作（读或写操作）。本文选择的双端口RAM并不一定是真正的双端口，只要有独立的读写端口即可。读写控制逻辑由加法计数器构成，实现读写地址的自动加1功能。空/满标志位的产生逻辑给系统提供空（empty）和满（fu11）信号。2异步F1FO设计中的问题与解决办法2. 1亚稳态问题在含有触发器的电路中往往

4、会出现亚稳态问题。亚稳态会使异步FIFO的读写地址发生错误，产生误读或者误写。为此异步FIFO设计中亚稳态问题也是一个比较重要的问题。亚稳态不可能完全消除，只能使其出现的概率降到最低。主要有2种方法来降低亚稳态出现的概率：采用触发器冗余方式。即采用多个触发器级联的方式，使本来出现概率为P的亚稳态，其出现概率降低到P2,但这种方式会导致延时增加。使用格雷码。格雷码的相临码元之间只有一位发生变化，这就大大地降低了亚稳态出现的概率。本文采用格雷码方式。3. 2空/满标志位的判断为保证数据的正确写入和读出，不发生写满和读空操作，怎样判断空/满标志位的产生就成为异步FIFO设计的核心问题。异步FIFO是

5、环形存储的，当读写地址指针相等时，意味着空标志位或者满标志位的产生。但是却不能确定是写满还是读空状态。为解决这一问题，本文将转换为格雷码后的读写地址指针分别经过检测和计数器。每当读写指针遍历一圈（当读写地址指针指向双端RAM的最后一个地址）时，写计数i加1读计数j加八这样写满状态和读空状态的判断就需要同时满足两个条件。下面分别给出写满和读空状态的判断O_写满状态的判别：当读地址指针等于写地址指针，并且ij时，产生满木小志O读空状态的判别：当写地址指针等于读地址指针，并且i=j时，产生空标志。由于空/满标志位产生的结构图对称，故本文只给出满标志位产生的结构图，如图2所示。其中，主数i为写地址指针

6、遍历的圈数，计数j为读地址指针遍历的圈数。比较器2址/地读计一图2满标志位产I”结枸图从图2中可看出，地址指针转换为格雷码后，经过检测和计数环节，将读写地址和读写指针遍历的圈数分别送入比较蜜进行比较，从而准确地产生满标志位。4. FPGA内部软异步FIFO设计本设计中FPGA采用的是Xi1inxSpartan3系列中的XC3S400PQ208o内部有56Kb的分布式RAM和288Kb的RAM,以及4个DCM(数字时钟管理器)单元，为系统提供独立的读写时钟频率。可以利用这些资源在FPGA内部实现异步FIFO模块。本文采用VHD1语言对双端口RAM的读写操作进行编程，实现FPGA内部软FIFO的设

7、计。部分读写双端口RAM和空/满标志位的判断源程序如下：写程序if(wrc1k,eventandwrc1k-,)thenif(wrenTandin-fu11=,0,)thendaiabuffer(Wraddr)V=indata；读程序if(rdc1keventandrdc1k-10thenif(rden=1andin-cmpty=D*)thenOUtdatavdatabuffer(rdaddr)满标志位的判断if(rst=V)thenin-fu11j)theninJfu11V=T;e1sein.fn11CQiCBEn13EyM134皿ntNdkMc1kXOOv1itUr4OOO哂幽卬加TImormrnr加IIroUjunr肌UUMrMI1OinnrnnfoInfImmrirmwm口iimtjb则Tjmm咖ImD1OTOOP11H:Mtu图3系段上电后的空状车明1r11rxuJSIIIZF:r4eUIrCHmuiTOnmmmj1wnmjmTO现咽则BraoBf1ra7ira!mrow3w*44tr4ec结语本文根据异步FIFO设计的难点和要点，提出了具体的解决方案。在空/满标志位产生条件的判断上提出了“检测+计数器”的新思路，使系统设计方便实用，并采用格雷码方式降低了亚稳态出现的概率。通过验证，这种方法在有效判断空/满标志位方面有很大的优势。责任gt