基于低成本FPGA的CPRI IP核实现.docx

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1、基于低成本FPGA的CPR1IP核实现无线三M（电信设备制造商）正受到布署基站架构的压力，这就是用更小体积、更低功耗、更低制造成本来建立，部署和运营。达到此目的的关键策略是从基站中分离出RF接收器和功率放大器,用它们来直接驱动各自的天线。这称为射频拉远技术（RRH）O通过基于SERDES的公共无线接口（CPRD将基带数据传回到基站。本文主要阐述特定的低延迟变化的设计思想，在低成本FPGA上利用嵌入式SERDES收发器和CPR1IP（知识产权）核实现。RRH的部署从“Hote1”基站分离射率（RF）收发器和功率放大器的优点已经写得很多了，如图1所示。但最引人注目的是RRH在功耗、灵活部署、小的固

2、定体积,以及整个低成本方面的优点。WANbadu1Optica1Fiber/CPR1BasebandData1inksBaseStationMu1ti-hoptopo1ogySing1ehop图1射频拉远技术（RRH）方案随着RRH从基站里分散出来，运营商必须确保能够校准无线头和hote1BTS之间的系统延时，因为延时信息是用于系统校准的，必须使整个来回行程延时最短。随着级联的RRH,添加了每个RRH跳的变化，因此这个要求相应增加，针对单程和来回行程，CPRI规范处理这些链路时序的精确性。针对低延迟变化的FPGA实现图2展示了现有的在传统SERDES/PCS实现中的主要功能块，加亮的部分突出了

3、引起延时变化的主要部分（如例子中展示的RX路径）图2传统的CPRI接收器实现方案延时变化来自几个单元，诸如模抵SERDES和数字PCS逻辑，以及实际的软IP本身。模拟SERDES有相对紧凑的时序；然而，字对齐和桥接FIFO是两个主要的引起大的延时变化的原因。提出一个解决方案前，重要的是理解为什么字对齐和桥接FIFO有这么大的影响。如图3所示，字对齐功能会导致多达9位周期的延时变化，这取决于10位周期内字对齐指针的初始位置。如果10位采样窗很好地捕获了对齐字符，例如图3中的a）那就没有延时。然而如果采样窗没有与字符对齐，导致多达9位周期的延时，如图3中的b）所示。a)Consecutive1O-

4、bitencodedwordsfromDeseria1izerIab1tsamp1ewindowDe1ayVariation=0切10-bitson1owtatneyIPConfiguration(bridgFIFO*bypassed)CommentsAnakgSERDES.h280sM2S0psWA/13nsVofNrtionmcosrcdMhctWwANAMxI3tmtereatokHrw9hSOB竽*rRxFro*TxFIFO+1S28nsbypassHCr.ROdock4a1naMtfCPRISoRPb1.7ns林3.3ZNocMngeTotaione-wayde1e/variatio

5、n20.09nsSvpportrCPR14Awhks*mcJ1Vff4kdty4c4iM0cy&7CMirTota1roundtripd*1yvariation42.19ns“h4.*tMAVKK_54nA4y39cyof池冷S使用FPGA的另外一些优点许多年来FPGA是无线工业获得成功的一部分。从简单的粘合逻辑功能到更复杂的功能，例如在如今RRH设计中所需要的数字上变频、数字下变频、峰值因子衰减和数字预失真，充分利用了FPGA的灵活性和自晶快速上市的优点。支持CPR1互联的特性，诸如嵌入式皿块、嵌入式存储器和高速串行I/O(SERDES)的特性已与无线设备供应商的新需求完美地吻合。现在基站设计者可以在低成本、低功耗可编程平台上,如用1attiCCECP3FPGA集成系统级的功能。总结远程基站拓扑结构为系统供应商提供了许多优点，FPGA对实现这些需要是理想的方法。因此，使用可编程、低功耗、低成本中档FPGA解决方案是下一代BTS开发的最好的方法。