基于可编程逻辑器件实现数字下变频系统的设计.docx

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1、基于可编程逻辑器件实现数字下变频系统的设计1引言数字下变频DDC(digita1downIonvWr字OnI作为系统前端A/D转换器与后端通用皿器件间的桥梁，通过降低数麻的速率，将低速数据送给后端通用DSP器件处理，其性能的优劣将对整个软件无线电系统的稳定性产生直接影响。采用专用DDC器件完成数字下变频，虽具有抽取比大、性能稳定等优点，但价格昂贵，灵活性不强，不能充分体现软件无线电的优势。FPGA工艺发展迅速，处理能力大大增强，相对于空K，DSP,其具有吞吐量高、开发周期短、可实现在线重构诸多优势。基于这些优点，FPGA在软件无线电的研发中具有重要作用。2数字下变频系统数字下变簪在软件无线电系

2、统中完成的功能结构如图1所示，其中包括直接数字频率合成器DDS(directdigita1synthesizer)数字混频器、FIR滤波器、抽取等模块。原始模拟中频值号经A/D转换器带通采样后得到数字中频信号，输入DDC后先与DDS产生的两路正交本振信号相乘(数字混频)，将数字中频搬移到基带。混频后得到的数据率和采样率一致，后级FIR滤波器要达到该处理速率。硬件实现相当困难,因此首先通过抽取模块大大降低数据速率，然后使用高阶FIR低通滤波器对整个信道整形滤波。滤波输出的两路正基带信号交由下一级DSP器件进行处理。2.1混频器的FPGA实现数字混频器将原始采样信号与查找表生成的正、余弦波形分别相

3、乘，最终得到两路互为正交的信号。由于输入信号的采样率较高，因此要求混频器的处理速度大于等于信号采样率。单通道的数字下变频系统需要两个数字混频器,也就是乘法器。XC2V1000器件内嵌64个18X18位硬件乘法器，其最高工作频率为500MHz,因此采用硬件乘法器完全能够满足混频器的设计要求。使用XiIinX公司的MUItiPIierIP核可以轻松实现硬件乘法器的配置。该设计中采用两路14位的输入信号，输出信号也为14位。图2为混频器的结构图。图2混颖器结构图2.2DDS的FPGA实现采用ISE中的IPCORE实现DDS,由于原始信号为607MHz带通信号，经过100MHzMD转换器产生一个中频为

4、40MHZ的信号，将DDS输出频率设为40MHz,产生频率为40MHZ两路正交I/Q信号，并与原始信号混频后产生两路零中频正交信号，实现下变频。其中I)DS参数设置动态范围(SFDR)为80dB；频率分辨率(FrequencyReso1ution)为0.4Hz；DDS输出频率(FreqUenCy)为40MHz0DDS的仿真结果如图3所示。2.3抽取模块的FPGA实现经混频后，到达抽取模块的是两路速率为IOOMHZ,位宽为14位的正交信号，为了更方便处理这两路正交信号，需降低信号速率。该设计中，按照4：1的比例抽取信号，抽取完成后，变为速率为25MHz,位宽为14位的信号。抽取模块的实现是在IS

5、E中采用VHD1语言编写。首先对时钟4分频,将系统时钟100MHZ经分频变成25MHz.再利用该25MHZ时钟控制两个D触发器.将经混频后速率为IOOMHZ,位宽为14位的两路I,Q正交信号分别作为这两个D触发器的输入信号，即可完成4：1抽取。经抽取模块后，信号变为速率为25MHZ,位宽为14位的信号。图4为分频的仿真波形。2.4F1R滤波器的FPGA实现FIR滤波器也是由ISEIPCORE实现，因为经DDS后的信号是带宽为14MHz的零中频信号，只考虑正频率范围，故PF1R的通带截止频率为7MHz,在MAT1AB中设计一个通带截止频率为7MHZ的FIR,将系数量化为14位二进制数值存入系数文

6、件*coe,将其导入F1R即可；F1R的阶数(系数长度)越高，性能越好，但考虑资源占用情况，F1R的阶数不宜过高，该设计采用35阶FIRo故F1R参数设置为：结果分辨率(RCSU1tReso1ution)为16位；滤波器阶数(Fiher1ength)为35；系数精度(PrCCiSiOn)为14位。图5为FIR滤波器的结构。fircore1rfd33:0.kNDRDfC1KRn)D1MI3:0)DOVT133:0图5FIR滤波器结构国2.5FPGA器件选型设计将对采样率为100MHz的高速带通信号进行数字下变频处理，对系统的处理速度要求较高。由于Xi1inx公司的FPGA处理速度较Ahera公司

7、的更快，并且在系统稳定性和可操作性方面均优于1头。考虑到数字下变频对系统的处理速度、可靠性、稳定性均有较高的要求.因此选用XiIinX公司的VirteX2系列的XC2V1000器件。XC12V1000器件内部包含1280个C1B,每个C1B由4个SIiCe构成，共5120个S1iCc,满足设计需求。3系统调试与结果分析XiIinX的FPGA的开发工具为ISE,目前版本已更新到10.2。ISE是一个集成的开发环境，包括HD1编辑器、IP-COREGeneratorSystem,约束编辑器、静态时序分析工具、功耗分析工具等十多种工具。这些工具可以帮助设计人员提高工作效率。ISE可以方便集成第三方工

8、具，如仿真工具MOde11、综合工具Synp1ifyo此外Xmnx的工具C1fipseope可以在线观察FPGA内部信号波形，P1anAhe迪工具可以通过简化综合与布局布线间的步骤，大大减少设计时间，与ISE结合使用时可以实现30%的性能提升。在ISE环境下采用VHD1语言实现DDC的各个模块。经过硬件调试，系统功能正常，将FPGA产生的各部分数据导入MAR1AB中，得出的运算结果波形如图6所示。(c)4修取【后的信Y谑及后的信图6运算结果波形DDC模块原本不改变输入信号的位宽，输入为14位，IOOMHZ的单路信号，输出本应为两路位宽14位，速率IOOMHZ的零中频正交信号。而实际输出为两路位宽30位，速率IOOMHZ的零中频正交信号，所以先要截取该两路30位信号，恢复至14位宽度，然后再抽取。经实验验证，在设计中，对两路(1/Q路)位宽为30位的信号进行1326位截位，其效果最佳，信号质量性能都能得到保证。4结语采用FPGA实现DDC,具有速度快，灵活性强等优点。该系统设计采用XiIinX的FPGA平台，其中有许多免费的IP核可供选用，在实现较好性能的同时，可有效减小开发的周期和难度，因此，该设计方案具有广泛的应用潜力。责任gt