基可编程逻辑器件和数字锁相实现快速位同步系统的设计.docx

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1、基可编程逻辑器件和数字锁相实现快速位同步系统的设计1、引言在时分复接通信系统中,位同步是收、发两端的时处频率必须同频、同相，这样在接收端才能正确地判决发送端送来的每一个码元。为了达到收、发端频率同频、同相，在设计传输码型时，一般要考虑传输的码型中应含有发送端的时钟频率成分。这样，接收端从接收到的信码中提取出发端时钟频率来控制收端时钟，即可实现位同步。相位误差及同步建立时间是位同步系统两大主要性能指标，本文在保证位同步系统取得较小相位误差的前提下，提出一种基于EE里技术的快速位同步系统设计方案。2、数字锁相原理数字锁相是实现位同步的一种常用的方法，其原理框图如图1所示，由晶振、分频器、相位比较器

2、和控制器所组成。其中控制器包括图中的扣除门、附加门和“或门”。晶振产生的值号经整形电路变成周期性的脉冲，然后经控制器再送入分频器，输出位同步脉冲。若接收码元的速率为(Baud),则要求位同步脉冲的频率为(Hz),晶振的振荡频率要设计为(Hz),由晶振输出经整形得到重复频率为(Hz)的窄脉冲，经扣除门、或门并次分频后得到重复频率为(Hz)位同步信号。位同步脉冲输出超前脉冲b你图1数字锁相原理框图3、位同步系统FPGA实现基于FPGA的位同步系统框图如图2所示，分频寄存器实现相位比较器、控制器功能，根据相位比较器输出结果控制分频值大小，通过不断修改可变模分频器的分频值，在功能上实现脉冲的扣除或添加

3、。品振可变模分频曙修改分W值FrV. ljt提取如堂值位同步脉冲输出定时信息提取分顿寄存器图2基于FPGA的位同步系统框图3.1定时信息提取对通信理论中的基带信号频谱分析可知，对于基带信号，它若是随机的二进制非归零序列，则该信号本身不含位同步的定时信息。定时信息提取器由异或门和D触发器构成，用来提取输入信码中的边沿信息，相当于对非归零码进行微分，实现由非归零码向归零码的转换。提取到的边沿信息将作为分频寄存器的时钟信号，分频寄存器在边沿信息的控制下调整寄存器中的分频值。3.2晶振与可变模分频器设码元速率为A,则本地岛顿时钟领率为Nfb.显然选择合适的本地高频M仲就是选择M分场比N,以PoCSAG

4、J呼机为例,设4=2400如5,本地高须时钟为九斗12必亡，取分共N=foscfb=5000,分频值较大魏1爵*期髓炉地益增步建立时间为NTb)11.需用13位的计数瑞，J疙1踊图fc第I?阳堡S嬲乐J冗I11个固定分力比为M分频器.这里取N0=50,这样其后的分频值No2为100,只需一个7位长的i.J史丹田产频的结果是在缩短了同步建立时间的同时也节省了FPGA资源可变模分我心要二J1Iif(CIk_24OkhZ4eventandc1k_240khz=1)thenif(q=0)thenq=modu1e-set;一修改分频值e1seq二q-1;endif;if(q49)thenbs_out=1

5、;一位同步脉冲输出e1sebs_out二0;endif:Count1OO=q;一与分频值寄存器交换数据endif;3.3分频寄存器当信码定时信息到来时，如果从可变模分频器提取到的分频值为，则判为同步状态，大于时判为滞后状态，滞后状态应减小分频值，小于时判为超前状态，超前状态应加大分频值。模块主要VHD1代码如下：if(bstime,eventandbs_time=，1)then一位定时控制if(countIOO49)then一判断是否超前modu1e_set=1100100w;一加大分频值e1sif(Count1OO)49)then一判断是否滞后modu1e_set=”1100010；一减小分

6、频值e1semodu1e_set二1100011w;-同步状态endif;endif;3.4FPGA顶层设计根据以上各部分功能模块，将它们生成图形符号后，建立顶层设计文件，图3给出了位同步系统的FPGA电路图。图3位同步系统的FPGA电路图电路图模块说明：FRE_DIVIDER_5050分频器；TIMEfAPTURE定时信息提取器；MODU1E.REGISTER分频值寄存器；M0DU1E_DIVIDER可变模分频器。3.5仿真分析在MAXP1US环境下，仿真参数为：本地高频时钟周期设为200ns,信码码元宽段为1ms,信码起始位置任意，仿真时间IOOms,电路的仿真波形结果如图4所示：Nsrr

7、虺aueSuqm3的勺伯ji叫rntJUpms。栏60配。TOqfm印?出9叫柿i(PTiIII1I皿_=.-1Jw1mow-1JVuMmmumjjiQ1_iwiurmiMfmw厂麻邮出Mn航图4仿真波形结果端口说明:en位同步使能控制；datain输入信码；e1k本地高频时钟；bs_out同步检测器输出。图4的仿真结果直观地反映了数字锁相的工作过程，该电路在位同步使能控制“en”的控制下进行同步调整，分频器不断地修改分频值，使输出的位同步脉冲相位向着信码相位方向靠近，在78.96ms时刻位同步电路初次达到同步状态，产生了正确的与信码同频同相的位同步脉冲，完全达到了设计要求。4、性能优化由仿真

8、分析我们不难看出本位同步电路的同步建立时间较长，问题在于分频寄存器在判断出电路状态后，加大或减小分频值的步进值太小，只能是一个本地时钟。在初始建立同步时，如果初始相位误差较大（最大时为半个码元宽度），这样造成同步建立时间较长，影响电路性能和信码正确判决与接收。为了减小初始位同步建立时间，兼顾相位误差的要求，可对分频寄存器加以改进，灵活调整滞后或超前状态时分频值的步进值。具体做法是当相位相差较大时（这里设置为5个本地高频时钟宽度以上），步进值加大为5个高频时钟，而当相位误差较小时，则采用常规的一个单位的步进调整。以下是改进后的分频寄存器的VHD1代码：if(bs_time4eventandbs_

9、time=,1i)thenif(count1OO49)thenif(count1OO44)thenmodu1e_set=”1101001”;一加大调整步进值e1semodu1e_set=”1100100”;endif;e1sif(CoUnt10049)thenif(COimt10054)thenmodu1e_set=”1011101”；一加大调整步进值e1semodu1e_set=”1100010”；endif;e1semodu1e_set=”1100011”endif;endif;仍采用3.5给出的仿真参数，以下分析其仿真结果。V9*14QBmsISJgtns553种BD中nsSSUreXi

10、Ofns(hn34Ofna4O9TanAdatanue1kbsajm1J1T11V1U1jjT图6第；阶段初次同步时刻仿真波形图5给出了第一阶段初次同步时刻，这里所说的第一阶段是指同步使能信号Cn的第一个有效时间段，相比未改进方案其同步建立时间明显缩短，在18.96ms时刻达到同步状态，而未改进方案的第一阶段没有出现同步时刻；图6给出了第二阶段（即en的第二个有效时间段）时初次同步时刻，初次同步出现在46.96ms时刻，相对于未改进方案给出的初次同步时刻78.96ms快了整整32.OOms,显然，经过改进后的位同步电路大大减小了同步建立时间，能够较快地建立起同步。5、结论仿真结果表明基于FPGA的位同步系统性能优异，工作稳定、可靠。系统分频电路采用两级分频的方法在缩短了同步建立时间的同时也节省了FPGA的耗用资源，灵活调整滞后或超前状态时分频值的步进值极大地降低了系统的同步建立时间。6、本文作者创新点提出了一种基于FPGA的快速位同步系统的设计方案，用两级分频的方法缩短了同步建立时间及节省了FPGA的耗用资源。责任gt