在FPGA芯片上使用VHDL语言实现UART模块的设计.docx

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1、在FPGA芯片上使用VHD1语言实现UART模块的设计1引言在数据采集系统中，常需要进行异步串行数据传输，目前广泛使用的RS232异步串行接口,如8250、NS16450等专用集成芯片,虽然使用简单，却有占用电路体积、引脚连接复杂等缺点。SoC(SystemonChip,片上系统)是AS1C设计中的新技术,是以嵌入式系统为核心，以IP复用技术为基础，集软、硬件于一体的设计方法。使用IP复用技术，将UART集成到FPGA芯片上,可增加系统的可靠性，缩小PCB板体积;其次由于IP核的特点，使用IP核可使整个系统更加灵活，还可以根据需要进行功能的升级、扩充和裁减。本文使用皿3HD1语言编写UART模

2、块，将其集成到FPGA芯片上，与芯片上的其它功能模块构成SoC片上系统。2UART模块设计与实现UART串行数据格式如图1所示，串行数据包括8位数据(8databits)1位起始位(startbit)、1位结束位(StoPbit)、1位校验位(paritybit),共11位。I1111M68I.Hg.wH-ertbMPMJtytd-tcb111UARTftt8UART模块结构如图2所示，左边发送锁存器、发送移位超翟和逻辑控制组成发送模块(txmit),右边接收锁存器、接收移位寄存器和逻辑控制组成接收模块(rxcver)0发送模块和接收模块除了共用复位信号、时钟信号和并行数据线外，分别有各自的输

3、入、输出和控制逻辑单元。UARTWMi*KJ2.1波特率时钟的控制UART核包含一个可辘的波特率发生器，它给发送模块和接收模块提供发送数据和接收数据的基准时钟，波特率发生器产生的时钟mc1kx16是串行数据波特率的16倍。它对系统时钟进n分频，计算公式为：ITIC1kx16=系统时钟/波特率*16,针对不同波特率设定相应的数值就可以得到期望的内部波特率时钟。2.2发送模块设计发送模块分为三种模式：空闲模式、载入数据模式、移位模式。当并行8位数据从总线写入发送模块后，发送模块将并行数据装入锁存器thr中，然后在移位寄存器tsr中将数据移位，产生完整的发送序列(包括起始位，数据位，奇偶校验位和停止

4、位)，以相应波特率从tx发送。发送模块的输入时钟mc1kx16是串行数据波特率的16倍，模块内部将其16分频后得到波特率时钟txc1ko在发送时序图中我们看到输入数据为8b00001111校验位为奇校验，产生校验位为1。tx端依次输出起始位0，8位数据00001111,校验位。tsr移位寄存器中数据依次右移，高位在前两次右移中补1,之后8次移位中高位补0。下面是发送模块主要程序段，使用VeriIogHD1语言编写。由于初始和移位程序比较简单，这里没有给出。a1ways(posedgetxc1korposedgereset)if(reset)id1e_reset;初始程序e1sebeginif(

5、txdone&txdatardy)Io皿C1ata;将数据装入tsr,并发送起始位e1sebeginShift_CIata;tsr8位数据移位，并产生校验位if(txdone)tx二1b1;/输出停止位e1seif(paritycyc1e)tx二txparity;/输出校验位e1setx=tsr0;输出数据位endend2 .3接收模块设计接收模块也分为三种模式：空闲模式、检测起始位模式、移位模式。首先捕捉起始位，在mc1kx16时钟下不断检测从rx端输入数据的起始位，当检测到起始位后，接收模块由空闲模式转换为移位模式，并且16分频mc1kx16产生rxc1k波特率时钟。此时rxc1k时钟的上

6、升沿位于串行数据每一位的中间，这样接下来的数据在每一位的中点采样，能有效滤除噪声影响。然后由rxc1k控制在上升沿将数据位写入移位寄存器型r的rsr7位，并且rs右移1位，照此过程8位数据全部写入rs，并且停止产生xc1k波特率时钟。判断奇偶校验、帧结构和溢出标志正确后，rsr寄存器中的数据写入rhr数据锁存寄存器中，最后由8位数据总线输出转换完成的数据。rxc1k时钟的产生依靠判断起始位，在起始位0,的中点产生，并且在检测到结束位后停止，如图4所示。X6iii而而而而而而In1nnu用接收慢地收k率时悼产生时a接收移位程序段如下:taskShift_data;beginrsr二rsr1;/寄

7、存器右移一位rsr7二rxparity;/数据装入rsr7rxparity二rxstop;rxstop=rx;paritygen二paritygenCrxstop;/产生奇偶比较标志endendtask由时序图可以看到一个完整的数据帧的接收过程，hunt和id1e标志捕捉到起始位后，产生rxc1k波特率时钟，串行数据在rsr中移位，rsr中数据右移高位补零。当起始位0移位到rsr10后，接收模块在下一个C1k上升沿返回空闲状态，返回空闲状态后产生数据移位完成中断xdy,数据可从8位数据总线读出。3 UART综合程序经仿真验证后,须综合生成IP核并嵌入FPGA中。使用Xi1irIX公司的Xi1i

8、nxISE工具综合UART模块，FPGA选用Xi1inX公司的SPartan-I1Exc2s50E,系统时钟40Mhz。经XiIinXISE综合后，资源使用结果如下所示,表明使用少量FPGA的S1ice和1UT单元就可生成UART核。表1.曾沟住用情况Numba-cfSbcei108OUtof68I4oNumbofSEceFhpF1op:90OU：of15365-Numb-of4Eut1V1先ou:ofn%Numba-ofbondedIOBs25urof*；NumbeicfGCIKs1outofIUART核可灵活分成接收和发送两部分，可根据需要选择使用，节省系统资源；一些控制标志字也可根据需要自行删减和扩充。最后将集成有UART核的FPGA数据采集系统与测试台进行异步串行通信实验，通信数据经检测表明使用UART核传输数据稳定可靠。4结束语在数据采集系统中经常采用UART异步串行通信接口作为数据采集系统的短距离串行通信。相对于传统的UART芯片来说，集成在FPGA中的具有UART功能的IP核更有利于提高数据采集系统的可靠性和稳定性，缩小电路体积。本文设计的UARTIP核通过仿真验证，经综合、编译、嵌入FPGA,成功应用于数据采集系统的端口通信中。责任gt