智力竞赛抢答器设计毕业设计.docx

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1、业设计-CA1-FENGHAI-(201前言12方案设计与论证23软件介绍4QuartusI1简介4QuartusI1数字系统开发流程44单元模块电路的设计和实现6抢答鉴别模块的设计与实现6计时模块的设计与实现7报警模块的设计与实现9译码显示模块的设计与实现10计分模块的设计与实现105硬件调试14总模块仿真结果14引脚锁定14程序下载146结论157参考文献178附录18人类社会进入到高度发达的信息化社会，信息社会的发展离不开电子产品的进步。现代电子产品在性能提高、复杂度增大的同时，价格却一直呈下降趋势，而且产品更新换代的步伐也越来越快，实现这种进步的主要原因就是生产制造技术和电子设计技术的

2、发展。前者以微细加工技术为代表，目前已进展到深亚微米阶段，可以在几平方厘米的芯片上集成数千万个晶体管；后者的核心就是EDA技术。没有EDA技术的支持，想要完成上述超大规模集成电路的设计制造是不可想象的,但是面对当今飞速发展的电子产品市场，设计师需要更加实用、快捷的EDA工具，使用统一的集体化设计，改变传统的设计思路，将精力集中到设计构想、方案比较和寻找优化设计等方面，需要以最快的速度，开发出性能优良、质量一流的电子产品，对EDA技术提出了更高的要求。传统的EDA设计方法采用自底向上的设计方法，一般先按电子系统的具体功能要求进行功能划分，然后对每个子模块画出真值表，用卡诺图进行手工逻辑简化，写出

3、布尔表达式，画出相应的逻辑线路图，再据此选择元器件，设计电路板，最后进行实测与调试，由于无法进行硬件系统功能仿真，如果某一过程存在错误，查找和修改十分不便，所以这是一种费时、费力的设计方法,而现代电子设计技术(EDA)是自顶向下且先进高效的。在电子产品的设计理念、设计方式、系统硬件构成、设计的重用性、知识产权、设计周期等方面,EDA技术具有一定的优势。所以本次设计的抢答器抛弃了传统的设计方法，选择了采用主流的EDA技术进行设计。智力竞赛是“快乐学习这一教育模式的典范，它采用在规定的一段时间内抢答和必答等方式，在给人们的生活带来乐趣的同时，也使参与者和观众在愉悦的氛围中学到一些科学知识和生活知识

4、，因此很受大家的喜欢。但是，在这类比赛中，对于谁先谁后抢答，在何时抢答，如何计算答题时间等等问题，若是仅凭主持人的主观判断，就很容易出现误判。所以，我们就需要一种具备自动锁存，置位，清零等功能智能抢答器来解决这些问题。智能竞赛抢答器是一种应用十分广泛的设备，在各种竞赛、抢答场合中，它都能客观、迅速地判断出最先获得发言权的选手。早期的抢答器只是由三个三极管、可控硅、发光管等器件组成的，能通过发光管的指示辨认出选手号码。现在大多数智能抢答器都是由单片机或数字集成电路构成的，并且新增了许多功能，如选手号码显示，抢按前或抢按后的计时，选手得分显示等功能。2方案设计与论证一般来说，设计一台智能抢答器，必

5、须能够准确判断出第一位抢答者，并且通过数显、蜂鸣这些途径能让人们很容易得知谁是抢答成功者，并设置一定的回答限制时间，让抢答者在规定时间内答题，主持人根据答题结果评出最终赢家。所以我们在设计智能抢答器的模块需要满足鉴别、计时、数显、报警等功能，具体设计要求如下：（1）抢答器可容纳四组选手，并为每组选手设置一个按钮供抢答者使用；为主持人设置一个控制按钮，用来控制系统清零（组别显示数码管灭灯）和抢答开始。（2）电路具有对第一抢答信号的锁存、鉴别和显示等功能。在主持人将系统复位并发出抢答指令后，蜂鸣器提示抢答开始，计时显示器显示初始时间并开始倒计时，若参赛选手按下抢答按钮，则该组别的信号立即被锁存，并

6、在组别显示器上显示该组别，同时扬声器也给出音响提示，此时，电路具备自锁功能，使其他抢答按钮不起作用。（3）如果无人抢答，计时器倒计时到零，蜂鸣器有抢答无效提示，主持人可以按复位键，开始新一轮的抢答。（4）抢答器具有限时抢答的功能，且一次抢答的时间由主持人设定，当主持人启动开始键后，要求计时器采用倒计时，同时倒计时到O秒时扬声器会发出声响提示。（5）参赛选手在设定的时间内抢答，则抢答有效，定时器停止工作，根据抢答结果由数码管显示选手的组别，并一直保持到主持人将系统清零为止。本设计为四路智能抢答器，所以这种抢答器要求有四路不同组别的抢答输入信号，并能识别最先抢答的信号，抢答器共有三个输出显示，选手

7、代号、计数器的个位和十位，它们输出全部为BCD码输出，这样便于和显示译码器连接。当主持人按下控制键、选手按下抢答键或倒计时到时蜂鸣器短暂响起。对回答问题所用的时间进行计时、显示、超时报警、预置答题时间，同时该系统还应有复位、倒计时启动功能。依据系统的设计要求可知，系统的输入信号有：四组的抢答按钮A、B、C、Do系统清零信号QDJB,系统时钟信号C1K,计分复位端JFRST,计时预置数控制端1DN,计时使能端EN,计时预置数调整按钮TA、TBo系统的输入信号有：四个组抢答成功与否的指示控制信号输出口1EDA,1EDB,1EDC,1EDD,四组抢答时的计时控制显示信号若干，抢答成功组别显示的控制信

8、号若干。本系统应具有的功能有：第一抢答信号的鉴别和锁存功能；抢答计时功能；组别显示功能；蜂鸣器提示功能。对于需要显示的信息，需要增加或外接译码器，进行显示译码。抢答开始时主持人按下抢答复位键（RST）,系统进入抢答状态，计时模块输出初始信号给数码显示模块并显示出初始值。当某参赛组抢先将抢答键按下时，系统将其余三路抢答信号封锁，同时扬声器发出声音提示，组别显示模块送出信号给数码显示模块，从而显示出该抢答成功组台号，并一直保持到下一轮主持人将系统清零为止。主持人对抢答结果进行确认，随后，计时模块送出倒计时计数允许信号，开始回答问题，计时显示器则从初始值开始以计时。计时至O时，停止计时，扬声器发出超

9、时报警信号，以中止未回答完问题。当主持人给出倒计时停止信号时，扬声器停止鸣叫。3软件介绍QuartusI1简介Max+p1usI1作为A1tera的上一代P1D设计软件，由于其出色的易用性而得到了广泛的应用。目前A1tera已经停止了对Max+p1usI1的更新支持。QUartUS11是A1tera公司继Max+p1usI1之后开发的一种针对其公司生产的系列CP1D/PGFA器件的综合性开发软件，它的版本不断升级，从版到版，这里介绍的是QUartUSI1版，该软件有如下几个显著的特点：该软件界面友好，使用便捷，功能强大，是一个完全集成化的可编程逻辑设计环境，是先进的EDA工具软件。该软件具有开

10、放性、与结构无关、多平台、完全集成化、丰富的设计库、模块化工具等特点，支持原理图、VHD1、Veri1ogHD1以及AHD1(A1teraHardwareDescription1anguage)等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整P1D设计流程。QuartusI1可以在XP、1inUX以及UniX上使用，除了可以使用Td脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。QuartusI1支持AItera公司的MAX300OA系列、MAX7000系列、ACEXIK系列、APEX20K系列、APE

11、XII系列、F1EX6000系列、F1EXIOK系列，支持MAX7000/MAX3000等乘积项器件。支持MAXIICP1D系列、CyCIOne系列、Cyc1oneI1StratiX1I系列、StratiXGX系列等。支持IP核，包含了1PM/MegaFunction宏功能模块库，用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。此外，QUartUSI1通过和DSPBUi1der工具与Mat1ab/Simu1ink相结合，可以方便地实现各种DSP应用系统；支持AItera的片上可编程系统(SoPe)开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。

12、AItera的QUartUSI1可编程逻辑软件属于第四代P1D开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Imernet的协作设计。QUartUS平台与CadenCe、ExempIar1ogicMentorGraphicsSynoPSyS和SynP1iCity等EDA供应商的开发工具相兼容。改进了软件的1OgiC1oCk模块设计功能，增添了FaStFit编译选项，推进了网络编辑性能，而且提升了调试能力。QuartusI1数字系统开发流程（1）设计输入：包括原理图输入、HD1文本输入、EDIF网表输入、波形输入等几种方式。（2）编译：先根据设计要求设定编译方式和编译策略，如器

13、件的选择、逻辑综合方式的选择等；然后根据设定的参数和策略对设计项目进行网表提取、逻辑综合、器件适配，并产生报告文件、延时信息文件及编程文件，供分析、仿真和编程使用。（3）仿真与定时分析：仿真和定时分析均属于设计校验，其作用是测试设计的逻辑功能和延时特性。仿真包括功能仿真和时序仿真。定时分析器可通过三种不同的分析模式分别对传播延时、时序逻辑性能和建立/保持时间进行分析。（4）编程与验证：用得到的编程文件通过编程电缆配置P1D,加入实际激励，进行在线测试。在设计过程中，如果出现错误，则需重新回到设计输入阶段，改正错误或调整电路后重新测试。4单元模块电路的设计和实现根据对抢答器的功能要求，把要设计的

14、系统划分为三个功能模块：抢答信号鉴别模块、计时模块和扬声器控制电路。但是由于实际情况的限制，数码显示模块和计分模块没有放在总程序中。抢答鉴别模块的设计与实现本模块主要是对参与抢答的四组谁先抢答做出判断，将抢答成功者的组别号进行显示，同时，与选手对应的1ED灯会亮起，蜂鸣器发出2-3秒鸣叫，表明抢答成功。用A、B、C、D分别代表参赛的四组，A1、B1、C1、D1则代表与之对应的各组的抢答按钮显示端，系统清零信号C1R,组别显示端G3.0o抢答开始后，当有小组按下抢答键，抢答信号判定电路QDJB通过缓冲输出信号的反馈将本参赛组抢先按下按键的信号锁存，并且以异步清零的方式将其他参赛组的锁存器清零，组

15、别显示和计时会保存到主持人对系统进行清零操作时为止。A、B、C、D四组抢答从理论上来说，应该有16种可能情况，但是由于时钟信号的频率很高而且是在时钟信号上升沿的状况下才做出的鉴别，所以在这里四组同时抢答成功的可能性非常小，因此可以只设计四种情况，即A、B、C、D分别为OOO1、0010、0100、1000,这样使电路的设计得以简化。VHD1部分源程序如下：IF(C1R=1,)THENG=0000,1OCK=,1,jA1=,1,;B1=1,;C1=,1,;D1=1;E1SIF(1OCK=T)THEnIF(A=,1ANDB=,0,ANDC=,0ANDD=,O)THENA1=,0,;B1=,1,;C1=,1;D1=,1,;G=W1;1OCK:=0;E1SIF(A=0,ANDB=,1,ANDC=0,ANDD=,O,)THENA1=,1,;B1=,0,;C1=,1);D1=,1,;GV=W2;1oCK:=O;E1SIF(A=,0,ANDB=O,ANDC=ANDD=,O,)THENA1=,1,;B1=,1,;C1=,0,;D1=,1,;G=W3;1OCK:=0;E1SIF(A=,0,ANDB=O,ANDC=,OANDD=)THENA1=,1,;B1=,1;C1=,1,;D1=0;G=W4;1OCK:=0