基于FPGA的通用软件无线电平台设计.docx

《基于FPGA的通用软件无线电平台设计.docx》由会员分享，可在线阅读，更多相关《基于FPGA的通用软件无线电平台设计.docx（3页珍藏版）》请在第一文库网上搜索。

1、基于FPGA的通用软件无线电平台设计近年来软件无线电（2R）得到了飞速的发展，在很多领域已显示出其优越性。本文的项目背景是通过软件无线电方式实现数字音频广播（DAB）的基带值号处理，这要求软件无线电平台具有高速实时数字信号处理与传输能力。高速可编程逻辑器件（FPGA）和丰富的IP核提供了能高效实现软件无线电技术的理想平台。1PCIE总线方案论证PCIE是第3代I/O总线互联技术，如今已成为个人电脑和工业设备中主要的标准互联总线。与传统的并行PCI总线相比，PCIE采用串行总线点对点连接，具有更高的传输速率和可扩展性。例如本文采用的8通道1代PCIE2.O硬核的理论传输速率是4GBs1,其总线位

2、宽亦可根据需求选择XI、X2、4和X8通道。与其他的串行接口（如RaPid1o和HyPertranSPOrt）相比，PCIE具有更好的性能和更高的肉桂2o1.1 PCIE总线实现方式目前，PCIEXPreSS总线的实现方式主要有两种：基于专用接口芯片ASIC和基于IP核的可编程逻辑器件FPGA方案。前者通常采用AS基+FPGADSP的组合方式，专用PCIE接口芯片（如PEX8311）避免用户过多地接触PCIE协议，降低了开发难度；但其硬件电路设计复杂,功能固定，灵活性和可扩展性较差。后者使用IP核实现PCIE协议，用户可以开发其所需的功能和驱动，具有可编程性和可重配置能力；另外,单片FPGA降

3、低了成本和电路复杂程度，更符合片上系统（SoC）的设计思想。本文采用XiIinX公司VirteX6FPGA和PCIE集成块，实现双缓冲模式的高速PCIE接口设计。1.2 双缓冲与单缓冲比较以写操作（数据从FPGA到内存）为例，双缓冲PCIE系统框图如图1所示。为描述方便，将该FPGA片上系统命名为SgE（SoftwareRadioSystemwithPCIExpress）。图1双缓冲PCIE系统框图PC端的驱动程序在系统内存上为SRSE分配了两个缓冲区（WR_BUF1/2）用于数据存储，这两个缓冲区的地址信息分别存储在FPGA端的DMA希存器(DAM_Reg1/2)中。RootCOmPIeX连

4、接烈、内存和PCIE器件，它代表CPU产生传输请求3；PCIE核是XiIinX公司提供的集成块程序，实现PCIE协议的处理；DMA(直接存储器访问)引擎用于实现DSP核和PCIE器件间的高速数据存储与交换；DSP(数字信号处理)核是用户设计的篁法或应用程序。以图1为例，DSP核将产生的数据写入TXFIFO,DMA引擎将数据以传输层数据包(T1P)的形式发送至PC1E核，箕中数据包的头信息来自寄存器DMA_Reg1。当SRSE将数据写入缓冲区Wi1BUF1时，驱动分配另外一块缓冲区WR_BUF2并将该缓冲区的地址信息写入寄存器DMA_Reg2中；当DMA引擎发出WI1BUF1的写操作消息中断(M

5、SI)后，DMA控制器将数据包的头信息切换至DMARe2,驱动将缓冲区切换至WRBUF2,继续传输数据。延迟=2802时钟周期图2PCIE总线中断延迟测量与双缓冲相对应的是单缓冲模式。以写操作为例，驱动程序每次在内存上分配一个缓冲区WRBUF,该缓冲区的地址信息存储在DMA寄存器DMAReg中。当写满缓冲区M1BUF时，DMA引擎会产生MS1中断，并通过PCIE核通知驱动程序。驱动分配“的缓冲区，并将该缓冲区地址通过PCIE总线写入DMA寄存器DMA_Reg中。中断的传输和DMA寄存器的更新会产生一定延时，这需要较大的TX_FIFO来存取延时期间DSP核产生的数据。为精确测量中断延时时间，搭建

6、了基于DE11T3400型PC和M1605开发套件的平台，通过ChiPSCoPe观察的波形结果如图2所示。DMA中断发生在时刻0(mwr_done:01)；然后PCIE核向驱动发出MS1中断，驱动程序查询中断寄存器发生在时刻2241(irq_wr_cessed:10)；驱动程序分配新的内存缓冲区，然后更新DMA寄存器发生在时刻2802(wr_dma_buffO_rdy:O1)0在这2802个时钟周期内,PCIE器件无法将数M写、内存。PCIE的时钟频率为250MHz,所以中断延时T=2802X(1/250MHz)=11.2so假定DSP核产生数据的速率为200MBs,中断延时期间将产生11.2s200MBs=2241B大小的数据。考虑到其他不可预测因素，如中断堵塞等，为了不丢失数据，TX-FIFO至少需要几KB的空间。这对于FPGA内宝贵的硬件资源(如B1ockRAM)来说是严峻的挑战。与单缓冲模式相比，双缓冲模式优点归纳如下：更新缓冲区不会引入中断延时，这意味着较小的FIFo即可满足需求，节约了硬件资源。 双缓冲模式延长了驱动程序处理中断的时间，也使缓冲区数据的处理更加容易，丢包率大大减小。 数据的传输和内存缓冲区的数据处理可以并行处理，系统的实时性得到保证。双缓冲更适合SCat拄r/GatherDMA,取代b1ockDMA,从而提高内存效率。