管理制度-AptixSystem Explorer设计档案规范说明 精品.doc

《管理制度-AptixSystem Explorer设计档案规范说明 精品.doc》由会员分享，可在线阅读，更多相关《管理制度-AptixSystem Explorer设计档案规范说明 精品.doc（6页珍藏版）》请在第一文库网上搜索。

1、Aptix-System Explorer設計檔案規範說明本文件旨在說明Aptix-System Explorer設計檔案(design files)之基本資訊，請向CIC申請該項服務者詳細閱讀。第一節設計檔案規範敘述設計檔案的結構以及其注意重點，請使用者務必遵循這些規範來撰寫各位的設計檔案；第二節參考範例提供一設計檔案之實際範例，以供各位參考。一、設計檔案規範(Design File Guideline)：使用CIC所提供之Aptix-System Explorer MP4CF服務時，使用者所上傳之設計檔案需遵守一定的格式。在目前CIC的規劃下，當使用Aptix-System Explore

2、r來進行In-Circuit emulation flow時，使用者可將設計之電路放在MP4CF的FPGA模組內，若電路設計過大，可由幾顆FPGA一起來完成該電路並進行快速雛型硬體仿真(emulation)。雛型硬體仿真時，可經由Agilent 16702B邏輯分析儀(請參考16702B使用手冊)的PatternGen模組來送入測試訊號，並由邏輯分析儀模組來量取仿實體電路之反應訊號。當電路設計尚未成熟，僅有部分模組已完成電路實體設計，其餘模組仍為行為描述、不可合成之階段時，或是電路設計過大，MP4CF之FPGA模組無法完全容納，而需要以模組為單位進行電路測試時，可以使用MVP flow(Mod

3、ule Verification Platform)之HW/SW協同驗證功能來先行驗證部分模組的功能。接下來，本文將以上兩種狀況整合，統一分成軟體模擬設計區塊及硬體模擬設計區塊以方便說明。使用MVP flow來加速模擬時，使用者需自行將電路設計的HDL程式區分(partition)為軟體模擬及硬體模擬兩大設計區塊。其中軟體模擬設計區塊的HDL code在MP4CF平台中會在SunBlade 1000(請參考Aptix-System Explorer硬體資料文件)主機上以處理器軟體運算的方式來模擬這設計區塊中的訊號；而硬體模擬設計區塊則經過合成、程式化的動作，下載到FPGA內以硬體計算的方式進行

4、模擬，以減輕主機計算的負載；這兩者之間的訊號則經由MVP之硬體模組作為溝通介面，如下圖一所示。圖一、透由MVP作HW/SW協同加速模擬示意圖由以上可知，emulation flow時，只有用到MP4CF的硬體模擬功能。因為與MVP flow在同一個平台架構上，所以也可套用MVP的資源，由SunBlade 1000灌送測試訊號進行驗證，並與emulation flow的結果互相比對參考，所以emulation flow所使用的檔案結構是MVP flow檔案結構的子集合。故以下僅針對MVP flow的檔案結構進行說明。如前段所述，MVP flow設計檔案結構如圖二所示。圖二中S1.v、S2.v、S

5、n.v代表使用者對設計區分出的軟體模擬部分的設計子區塊，若是emulation flow則無這部分區塊。圖二中F1.v、F2.v、Fn.v則代表使用者對設計區分出的硬體模擬部分的設計子區塊，這些硬體設計子區塊在Aptix-System Explorer硬體平台上對應到各個Xilinx FPGA模組，而FPGA模組間的連線則是由FPIC來控制(請參考Aptix-System Explorer硬體資料文件)。使用者必須提供各硬體模擬子區塊間的連線關係，以便規劃FPIC的功能，完成整個硬體模擬區塊，才以與MVP介面與軟體模擬區塊溝通。圖二中的Exp_Top.v檔即為F1.v到Fn.v所代表FPGA模

6、組連線關係的HDL程式碼。使用者在Aptix-System Explorer中也可使用硬體模組(如ARM922T模組及記憶體模組)，這些硬體模組也是經由FPIC來進行連線，所以也是掛在Exp_Top.v之下( 如圖二所示)。Exp_Top.v所對應的Exp_Top模組即代表整個硬體模擬區塊，其中並無邏輯關係，其作用是規定線路的連接方式。Exp_Top.v必須要滿足RMM文件中x5.6.8.的規定。進行模擬用的testbench檔案則直接引用整個硬體模擬區塊模組Exp_Top，並引用各軟體模擬子模組(S1.v、S2.v、Sn.v)，由SunBlade 1000工作站進行計算，故testbench

7、檔案在Aptix-System Explorer設計檔案結構中的角色如圖二所示。由以上可知，使用者除了將電路設計切分成軟體模擬區塊及硬體模擬區塊外，還會因為使用Aptix-System Explorer而需增加Exp_Top.v檔，及修改testbench.v檔的內容，使適合MVP的架構。以下提供Aptix-System Explorer使用者所需注意之事項：1. 設計檔案請以Verilog為主，file name最好與module name一致。2. 請確認Verilog code可在Synplify_Pro環境合成無誤。3. 請提供Aptix-System Explorer的Top_Lev

8、el Design檔案Exp_Top.v，並確認Exp_Top.v有正確描述各個FPGA與Hardware ponent之間的連線情形。Exp_Top.v必須滿足RMM Design Guideline x5.6.8.的規定。4. 請提供一完整testbench.v，並確認可在Modelsim正確執行RTL Simulation無誤。以上說明使用者可與第二節參考範例互相對照參考。日後CIC會逐年改善此系統，使Aptix-System Explorer之流程更具彈性。圖二、Aptix-System Explorer設計檔案結構二、參考範例(Design File Example)：因為emula

9、tion flow是MVP flow的一部份，所以此處直接以MVP flow為例，說明設計檔案中Exp_Top.v與testbench.v的寫法。如圖三中所示，此設計範例中之電路設計被區分為一個軟體模擬區塊模組S1，兩個FPGA硬體模擬區塊子模組F1、F2，及一個IP硬體子模組HC。由前一節的說明可知，使用者需提供定義EP4CF上各FPGA的連結方式的Exp_Top.v檔案，以及進行MVP時的testbench檔(testbench.v)。各模組間的訊號如圖三所示，則此範例的Exp_Top.v及testbench.v格式如表格一所示。圖三、Aptix-System Explorer設計檔案結構

10、範例表格一、設計檔案範例module Ext_TOP(CLK, RESET, A, B, C, D, LED);input CLK, RESET;input 11:0 A, B;output 11:0 C, D, LED; F1 U1 (.CLK(CLK), .RESET(RESET), .A(A), .B(B), .C(C);F2 U2 (.CLK(CLK), .RESET(RESET), .D(D);HC U3 (.CLK(CLK), .RESET(RESET), .LED(LED);endmodulemodule F1(CLK, RESET, A, B, C);input CLK, RE

11、SET;input 11:0 A, B;output 11:0 C; endmodulemodule F2(CLK, RESET, D);input CLK, RESET;output 11:0 D;endmodulemodule HC(CLK, RESET, LED);input CLK, RESET;output 11:0 LED;endmodulemodule Testbench;reg CLK, RESET;reg 11:0 A, B, C;/Instantiate your design unit/the hardware sectionExp_Top top(.CLK(CLK),

12、.RESET(RESET), .A(A), .B(B), .C(C);/Instantiate your design unit /the software sectionS1 Smodule(.CLK(CLK), .RESET(RESET, .E(E);/Insert your test code here/the test pattern section.endmodulemodule S1(CLK, RESET, E);input CLK, RESET;output 11:0 E;endmoduletestbench.vExp_Top.vHardware SectionSoftware

13、Section精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精

14、品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐精品推荐